KR20190046630A - 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자 - Google Patents

트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자 Download PDF

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Abstract

트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)가 제공된다. 상기 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)는, 기판 상에 형성되고, 순차적으로 배치된 제1 내지 제3 반도체 영역, 상기 제1 반도체 영역에 전기적으로 연결된 워드라인, 상기 제2 반도체 영역의 주위를 감싸는 트랩 층, 및 상기 제3 반도체 영역에 전기적으로 연결된 비트라인을 포함하고, 상기 워드라인에 양(+) 전압 펄스를 인가하면 상기 트랩 층으로부터 상기 제2 반도체 영역으로 방출되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 감소하고, 상기 워드라인에 음(-) 전압 펄스를 인가하면 상기 제2 반도체 영역으로부터 상기 트랩 층으로 트랩되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 증가한다.

Description

트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자{The neuromorphic synapse device based on semiconductor channel including a trap-rich layer}
본 발명은 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자에 관한 것이다.
반도체 기반 트랜지스터의 스케일링이 한계에 다다르면서, 기존의 폰 노이만 방식의 컴퓨터 시스템 체계의 한계를 극복할 신 개념이 필요하다. 일 예로써 인간의 뇌를 모방하는 시스템을 구현하려는 움직임이 생기고 있으며, 이를 뉴로모픽(neuromorphic) 시스템이라고 부르고, 소프트웨어와 하드웨어 모든 방면에서 연구자들로부터 크게 각광을 받고 있다.
특히 최근에는 머신러닝(machine learning) 기술을 시작으로, 딥러닝(deep learning) 기술이 도입되며, 이를 이용해 개발된 인공지능 알파고(Alpha Go)가 등장하는 등 비약적인 뉴로모픽 시스템용의 소프트웨어의 발전이 이루어졌다.
하지만 이러한 소프트웨어 기반의 뉴로모픽 시스템은 기존에는 없었던 방대한 양의 정보를 처리하기 때문에 그에 적합한 새로운 방식의 하드웨어가 필수불가결하게 존재하여야 한다. 현재는 RRAM(Resistive Switching Random Access Memory)이나 PcRAM(Phase-change Random Access Memory) 기반의 멤리스터(memristor)가 주목을 받고 있는 추세인데 이러한 소자들은 전류가 통전되는 채널 자체의 저항을 변화시킴으로써 인간의 신경계와 같은 아날로그적 데이터를 모사한다. 하지만 이러한 소자들은 소자 특성상 전류가 흐르는 채널의 가변저항 특성을 이용하기 때문에 물질 종류에 대한 의존도가 크며 내구성(endurance)이 좋지 않다.
반면에 기존의 금속 산화막 반도체 전계효과 트랜지스터(MOSFET; Metal Oxide Semiconductor Field Effect Transistor) 기반 메모리 소자는 신뢰성/내구성 측면에서 제시된 멤리스터(memristor) 소자들보다 우수하다. MOSFET 기반 메모리 소자가 뉴로모픽 소자로 이전에 이용된 바가 있으나 4 단자를 이용함으로써 집적도(density)를 작게 구현하기 힘들다는 한계가 있으며, 회로 구현이 복잡해지는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 상기에서 언급한 문제점을 감안하여 도출된 것으로, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자 및 그 제조 방법을 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 기술적 과제는 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자는, 기판 상에 형성되고, 순차적으로 배치된 제1 내지 제3 반도체 영역, 상기 제1 반도체 영역에 전기적으로 연결된 워드라인, 상기 제2 반도체 영역의 주위를 감싸는 트랩 층, 및 상기 제3 반도체 영역에 전기적으로 연결된 비트라인을 포함하고, 상기 워드라인에 양(+) 전압 펄스를 인가하면 상기 트랩 층으로부터 상기 제2 반도체 영역으로 방출되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 감소하고, 상기 워드라인에 음(-) 전압 펄스를 인가하면 상기 제2 반도체 영역으로부터 상기 트랩 층으로 트랩되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 증가한다.
상기 비트라인은 상기 제3 반도체 영역과 상기 트랩 층에 접촉할 수 있다.
상기 제1 내지 제3 반도체 영역은 상기 기판 상에 수직한 구조 또는 수평한 구조로 형성될 수 있다.
상기 제1 내지 제3 반도체 영역은, 실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(Carbon nanotube, MoS2, 및 그래핀 중 적어도 하나) 중 적어도 하나의 물질을 포함할 수 있다.
상기 제1 내지 제3 반도체 영역은, N형 또는 P형 불순물이 5×1018㎝-3 이상의 농도로 이온 주입될 수 있다.
상기 제1 내지 제3 반도체 영역은, N형 또는 P형 불순물이 서로 다른 농도로 이온 주입될 수 있다.
상기 제1 및 제3 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이상의 농도로 이온 주입되고, 상기 제2 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이하의 농도로 이온 주입될 수 있다.
상기 트랩 층은 질화규소(Si3N4), 질화막(Nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(Oxide), 알루미늄 옥사이드(Al2O3), 및 하프늄 옥사이드(HfO2) 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기 구성에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자 및 그 제조 방법에 의하면, 내구성이 좋은 2 단자 반도체 기반 뉴로모픽 시냅스 소자를 구현할 수 있다.
구체적으로, 본 발명에 따른 뉴로모픽 시냅스 소자는 워드라인에 인가되는 펄스의 부호 및 개수에 따라 트랩 층의 트랩 농도가 달라지게 된다. 트랩 층이 감싸져 있지 않은 영역에 N형 불순물이 주입된 경우를 고려했을 때, 워드라인에 양의 전압 펄스가 가해지게 되면 전자가 트랩 층에서 빠져나오게 된다. 이렇게 될 때 트랩 층은 양의 전위를 갖게 되어 채널에 전자가 모이게 됨으로써 채널 저항이 감소하여 전류의 크기가 증가하게 된다. 펄스의 개수가 많아질수록 트랩 층에서 방출되는 전자가 많아지므로, 전류의 크기가 펄스의 개수가 늘어나는 만큼 커지게 된다.
반면에 음의 전압 펄스가 가해지게 되면 전자가 트랩 층으로 들어가게 된다. 이 때 트랩 층은 음의 전위를 갖게 되어 채널에 상대적으로 전자가 적은 수로 모임으로써 채널 저항이 증가하여 전류의 크기가 감소하게 된다. 역시 펄스의 개수가 많아질수록 트랩 층으로 흡수되는 전자가 많아지므로, 전류의 크기는 펄스의 개수가 늘어나는 만큼 작아지게 된다. 펄스의 개수로 전류의 크기를 아날로그 시스템적으로 조절을 가능하게 함으로써 뉴로모픽 시냅스와 같은 강화작용(potentiation), 저하작용(depression) 특성을 구현할 수 있다.
또한, 인가되는 펄스의 폭이나 주파수를 조절하여 트랩의 레벨을 조절함으로써, 실제 생물의 시냅스와 같이 STDP(Spike Timing Dependent Plasticity), STP(Short Term Plasticity), LTP(Long Term Plasticity) 특성을 구현할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 워드라인 영역에 양/음의 전압을 갖는 펄스를 각각 인가한 상태와 그에 따른 뉴로모픽 시냅스 소자의 특성을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 워드라인이 소자 하부에 배치된 경우의 제조 방법을 도시한 도면이다.
도 3a 및 도 3b는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 워드라인이 소자 상부에 배치된 경우의 제조 방법을 도시한 도면이다.
도 4는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 어레이(array) 구성을 도시한 도면이다.
도 5는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 강화작용(potentiation)과 저하작용(depression) 특성을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 제시된 각각의 실시예 내의 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)의 워드라인 영역에 양/음의 전압을 갖는 펄스를 각각 인가한 상태와 그에 따른 뉴로모픽 시냅스 소자의 특성을 설명하기 위한 도면이다.
도 1의 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자는 수직한 채널 구조를 가질 때 유리하지만, 이하에서는 편의상 수평 구조로 도시하여 설명하기로 한다. 즉, 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자는 수직한 채널 구조 또는 수평한 채널 구조를 갖도록 구성될 수 있다.
도 1에 도시된 바와 같이, 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)는 워드라인(100), 비트라인(101), 채널 둘레에 증착된 트랩 층(102), 워드라인이 접하는 제1 반도체 영역(103), 트랩 층이 감싸는 제2 반도체 영역(104), 비트라인이 접하는 제3 반도체 영역(105)을 포함한다.
트랩 층(102)은 트랩이 많은 물질 중에서 질화규소(Si3N4), 질화막(Nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(Oxide), 알루미늄 옥사이드(Al2O3), 및 하프늄 옥사이드(HfO2) 물질 중 적어도 하나일 수 있다.
워드라인이 접하는 제1 반도체 영역(103)과 비트라인이 접하는 제3 반도체 영역(105)과 트랩 층이 감싸는 제2 반도체 영역(104)이, (1) N형 불순물 이온을 포함하여 형성되는 경우에는 비소(As), 인(P) 등의 N형 불순물이 이온 주입되어 형성될 수 있고, (2) P형 불순물 이온을 포함하여 형성되는 경우에는 붕소(B)와 같은 P형 불순물이 이온 주입되어 형성될 수 있다.
제1 내지 제3 반도체 영역(103, 104, 105)은 실리콘(Si) 웨이퍼, 게르마늄(Ge) 웨이퍼, Ⅲ-V족 화합물 웨이퍼, 및 2-D 물질(Carbon nanotube, MoS2, 및 그래핀 중 적어도 하나) 웨이퍼 중 적어도 하나일 수 있으며, 외부로부터 고립되어 있다.
이때, 제1 내지 제3 반도체 영역(103, 104, 105)은 N형 또는 P형 불순물이 5×1018㎝-3 이상의 농도로 이온 주입될 수 있다.
또한, 제1 내지 제3 반도체 영역(103, 104, 105)은 N형 또는 P형 불순물이 서로 다른 농도로 이온 주입될 수 있다. 즉, 제1 및 제3 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이상의 농도로 이온 주입되고, 상기 제2 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이하의 농도로 이온 주입될 수 있다.
도 1의 좌측 도면에서 비트라인(101)은 접지 상태이며, 워드라인(100)에 양(+)의 전압에 해당하는 펄스를 인가하고, 이때 생성되는 트랩 층(102)과 드레인 영역 사이의 전위 차이로 인하여 전자들이 트랩 층(102)에서 제2 반도체 영역(104)으로 빠져 나오게 된다. 워드라인(100)에 인가하는 펄스의 개수가 늘어남에 따라 트랩 층(102)에서 방출되는 전자의 농도가 증가하기 때문에 제2 반도체 영역(104)(즉, 채널)에 모이는 전자들이 늘어나게 되어 트랩 층(102)이 감싸는 제2 반도체 영역(104)의 저항이 작아지게 된다. 따라서 워드라인(100)에 리드(read) 전압을 인가할 경우, 양의 펄스를 가하는 만큼 전류의 크기가 증가하게 되며 이는 시냅스의 강화작용(potentiation) 특성을 나타낸다.
도 1의 우측 도면에서 비트라인(101)은 접지 상태이며, 워드라인(100)에 음(-)의 전압에 해당하는 펄스를 인가하고, 이때 생성되는 트랩 층(102)과 드레인 영역 사이의 전위 차이로 인하여 전자들이 트랩 층(102)에 갇히게 된다. 워드라인(100)에 인가하는 펄스의 개수가 늘어남에 따라 트랩 층(102)에 포획되는 전자의 농도가 증가하기 때문에 제2 반도체 영역(104)(즉, 채널)에 모이는 전자들이 적어지게 되어 트랩 층(102)이 감싸는 제2 반도체 영역(104)의 저항이 커지게 된다. 따라서 워드라인(100)에 리드(read) 전압을 인가할 경우, 음의 펄스를 가하는 만큼 전류의 크기가 감소하게 되며 이는 시냅스의 저하작용(depression) 특성을 나타낸다.
도 2a 및 도 2b는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)의 워드라인이 소자 하부에 배치된 경우의 제조 방법을 도시한 도면이다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(106) 상에 제1 내지 제3 반도체 영역(103, 104, 105)을 형성한다. 이후, 워드라인(100)을 형성하고, 트랩 층(102)을 형성하고, 비트라인(101)을 형성하여 완료한다.
이에 관해 구체적으로 설명하면, 다음과 같은 과정을 따른다.
(1) 우선, 기판(106) 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 제1 내지 제3 반도체 영역(103, 104, 105)을 형성하고, 기판(106) 및 제1 내지 제3 반도체 영역(103, 104, 105)을 덮도록 PVD 공정(즉, sputter, evaporator 등)을 이용하여 메탈(metal) 물질을 증착(deposition)한다. 이 때 메탈 물질이 최종적으로 워드라인(100)으로 이용된다.
(2) 이어서, 트랩 층(102)을 형성하기 위하여, 질화물(nitride)을 증착하고, 전체적으로 식각 공정을 진행한다(즉, 에치백 공정(etch-back)). 이러한 에치백 공정을 수행하면 제1 내지 제3 반도체 영역(103, 104, 105)의 측면에만 트랩 층(102)이 남는다.
(3) 이어서, 하드마스크(hard mask)(예를 들어, oxide 등과 같은 절연체)를 증착한다.
(4) 이어서, 하드마스크의 일부를 패터닝(patterning) 한 후, 다시 메탈 물질을 증착하면, 이는 최종적으로 제1 내지 제3 반도체 영역(103, 104, 105)의 상부에 비트라인(101)으로 형성된다.
본 발명에서 제조 과정의 바람직한 실시 형태를 포함하는 특정 실시예의 관점에서 설명했지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 위에서 설명된 발명의 제조 과정 구성 및 순서에 있어, 다양한 치환이나 변형을 예측할 수 있을 것이다. 또한, 본 발명의 권리범위와 기술적 범주를 벗어나지 않는 한, 구조적이고 기능적인 변조가 다양하게 이루어질 수 있다. 따라서, 본 발명의 기본 발상이나 권리범위는 본 명세서에 첨부된 청구범위에 기술된 바와 같이 광범위하게 이해될 수 있을 것이다.
도 3a 및 도 3b는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자(1)의 워드라인이 소자 상부에 배치된 경우의 제조 방법을 도시한 도면이다.
도 3a 및 도 3b에 도시된 바와 같이, 기판(106) 상에 제1 내지 제3 반도체 영역(103, 104, 105)을 형성한다. 이후, 비트라인(101)의 일부를 형성하고, 트랩 층(102)을 형성한 다음, 비트라인(101)의 나머지를 형성하고, 이어서, 하드마스크를 증착하고, 이어서, 워드라인(100)을 형성하여 완료한다.
이에 관해 구체적으로 설명하면, 다음과 같은 과정을 따른다.
(1) 우선, 기판(106) 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 제1 내지 제3 반도체 영역(103, 104, 105)을 형성하고, 기판(106) 및 제1 내지 제3 반도체 영역(103, 104, 105)을 덮도록 PVD 공정(즉, sputter, evaporator 등)을 이용하여 메탈 물질을 증착한다. 이는 메탈 물질이 최종적으로 비트라인(101)으로 이용된다.
(2) 이어서, 트랩 층(102)을 형성하기 위하여, 질화물(nitride)을 증착하고, 전체적으로 식각 공정을 진행한다(즉, 에치백 공정(etch-back)). 이러한 에치백 공정을 수행하면 제1 내지 제3 반도체 영역(103, 104, 105)의 측면에만 트랩 층(102)이 남는다.
(3) 이어서, 다시 메탈 물질을 증착하여 트랩 층(102)에도 메탈 물질이 접촉하도록 형성한다.
(4) 이어서, 하드마스크(hard mask)를 증착하고, CMP(chemical mechanical polishing) 공정을 수행하면 전체적으로 평탄화된 구조가 형성된다.
(5) 이어서, 메탈 물질을 다시 증착한 후 패터닝(patterning)하면 워드라인(100) 형상이 남아 이를 최종적으로 이용하게 된다.
여기에서도, 본 발명에서 제조 과정의 바람직한 실시 형태를 포함하는 특정 실시예의 관점에서 설명했지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 위에서 설명된 발명의 제조 과정 구성 및 순서에 있어, 다양한 치환이나 변형을 예측할 수 있을 것이다. 또한, 본 발명의 권리범위와 기술적 범주를 벗어나지 않는 한, 구조적이고 기능적인 변조가 다양하게 이루어질 수 있다. 따라서, 본 발명의 기본 발상이나 권리범위는 본 명세서에 첨부된 청구범위에 기술된 바와 같이 광범위하게 이해될 수 있을 것이다.
도 4는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 어레이(array)(1000) 구성을 도시한 도면이다.
특히, 도 4는 워드라인이 하부에 배치된 경우의 트랩 층이 형성된 반도체 채널 기반 뉴로모픽 시냅스 소자(1)와 셀렉터(2)를 이용하여 구성된 크로스바(cross-bar) 어레이 구조를 도시한다.
시냅스 소자(1)는 위에서 설명한 시냅스 소자(1)이며, 시냅스 소자(1)의 상부에 셀렉터(2)가 배치될 수 있다. 그리고, 복수의 워드라인과 복수의 비트라인을 이용하여 복수의 시냅스 소자(1)와 복수의 셀렉터(2)를 서로 전기적으로 연결할 수 있다.
도 4를 참조하면, 복수의 비트라인과 복수의 워드라인은 서로 다른 층에서 소정의 간격으로 이격되어 배치될 수 있다. 이 때, 복수의 비트라인과 복수의 워드라인 사이에 복수의 셀렉터(2)와 복수의 시냅스 소자(1)가 배치될 수 있다. 복수의 비트라인은 서로 동일층에 배치될 수 있고, 복수의 워드라인은 서로 동일층에 배치될 수 있다. 복수의 비트라인은 행 방향으로 배치되고, 복수의 워드라인은 이와 교차하는 열 방향으로 배치될 수 있다. 그리고, 복수의 비트라인은 서로 동일 간격으로 이격되어 배치될 수 있으며, 복수의 워드라인은 서로 동일 간격으로 이격되어 배치될 수 있다.
한편, 복수의 셀렉터(2)는 하나의 비트라인과 전기적으로 연결되고, 복수의 시냅스 소자(1)는 하나의 워드라인과 전기적으로 연결될 수 있다. 그리고, 각 셀렉터(2)는 각 시냅스 소자(1)와 1 대 1 대응하여 배치될 수 있다. 셀렉터(2)의 일단은 비트라인과 전기적으로 연결될 수 있고, 시냅스 소자(1)의 일단은 워드라인과 전기적으로 연결될 수 있다. 도 4에서는 셀렉터(2)의 상면이 비트라인과 전기적으로 연결되고, 시냅스 소자(1)의 하면이 워드라인과 전기적으로 연결된 것을 예시하였으나, 본 발명의 권리범위는 이에 제한되지 않고 셀렉터(2)의 상면이 워드라인과 전기적으로 연결되고, 시냅스 소자(1)의 하면이 비트라인과 전기적으로 연결되도록 구현할 수도 있다. 실시예에 따라 셀렉터(2)의 전면/후면/측면 중 어느 하나가 비트라인과 연결되고 시냅스 소자의 전면/후면/측면 중 어느 하나가 워드라인과 연결되도록 구현할 수도 있다. 또는, 다른 실시예에 따라 셀렉터(2)의 전면/후면/측면 중 어느 하나가 워드라인과 연결되고 시냅스 소자(1)의 전면/후면/측면 중 어느 하나가 비트라인과 연결되도록 구현할 수도 있다. 셀렉터(2)
도 5는 본 발명에 따른 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자의 강화작용(potentiation)과 저하작용(depression) 특성을 도시한 도면이다.
도 5를 참조하면, 시냅스 소자의 워드라인에 양의 값을 갖는 펄스를 인가하면, 펄스 개수가 증가함에 따라 강화작용(potentiation)이 이루어지고, 시냅스 소자의 워드라인에 음의 값을 갖는 펄스를 인가하면, 펄스 개수가 증가함에 따라 저하작용(depression)이 이루어짐을 알 수 있다.
이상의 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각각의 실시예에서 제시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 상기의 서술에서 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 워드라인
101: 비트라인
102: 트랩 층
103: 제1 반도체 영역
104: 제2 반도체 영역
105: 제3 반도체 영역
106: 기판

Claims (8)

  1. 기판 상에 형성되고, 순차적으로 배치된 제1 내지 제3 반도체 영역;
    상기 제1 반도체 영역에 전기적으로 연결된 워드라인;
    상기 제2 반도체 영역의 주위를 감싸는 트랩 층; 및
    상기 제3 반도체 영역에 전기적으로 연결된 비트라인;을 포함하고,
    상기 워드라인에 양(+) 전압 펄스를 인가하면 상기 트랩 층으로부터 상기 제2 반도체 영역으로 방출되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 감소하고,
    상기 워드라인에 음(-) 전압 펄스를 인가하면 상기 제2 반도체 영역으로부터 상기 트랩 층으로 트랩되는 전자 농도가 증가하여 상기 제2 반도체 영역의 저항이 증가하는, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  2. 제 1항에 있어서,
    상기 비트라인은 상기 제3 반도체 영역과 상기 트랩 층에 접촉하는, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  3. 제 1항에 있어서,
    상기 제1 내지 제3 반도체 영역은 상기 기판 상에 수직한 구조 또는 수평한 구조로 형성되는, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  4. 제 1항에 있어서,
    상기 제1 내지 제3 반도체 영역은, 실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(Carbon nanotube, MoS2, 및 그래핀 중 적어도 하나) 중 적어도 하나의 물질을 포함하는, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  5. 제 1항에 있어서,
    상기 제1 내지 제3 반도체 영역은, N형 또는 P형 불순물이 5×1018㎝-3 이상의 농도로 이온 주입된, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  6. 제 1항에 있어서,
    상기 제1 내지 제3 반도체 영역은, N형 또는 P형 불순물이 서로 다른 농도로 이온 주입된, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  7. 제 6항에 있어서,
    상기 제1 및 제3 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이상의 농도로 이온 주입되고,
    상기 제2 반도체 영역은 N형 또는 P형 불순물이 1×1019㎝-3 이하의 농도로 이온 주입된, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.
  8. 제 1항에 있어서,
    상기 트랩 층은 질화규소(Si3N4), 질화막(Nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(Oxide), 알루미늄 옥사이드(Al2O3), 및 하프늄 옥사이드(HfO2) 물질 중 적어도 하나를 포함하는, 트랩 층이 형성된 반도체 채널 기반의 뉴로모픽 시냅스 소자.

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