JP5390822B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5390822B2 JP5390822B2 JP2008257687A JP2008257687A JP5390822B2 JP 5390822 B2 JP5390822 B2 JP 5390822B2 JP 2008257687 A JP2008257687 A JP 2008257687A JP 2008257687 A JP2008257687 A JP 2008257687A JP 5390822 B2 JP5390822 B2 JP 5390822B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- layer
- manufacturing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 108
- 238000004519 manufacturing process Methods 0.000 title claims description 82
- 150000004767 nitrides Chemical class 0.000 claims description 63
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 238000003860 storage Methods 0.000 claims description 37
- 230000015572 biosynthetic process Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 31
- 229910052721 tungsten Inorganic materials 0.000 description 31
- 239000010937 tungsten Substances 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 27
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 239000007800 oxidant agent Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
2ビットの情報の記憶が可能な半導体記憶装置を多数含む半導体記憶システムでは、1ビットのものよりも記憶容量が単純に2倍になり、逆に同じ記憶容量でもチップ面積を単純に半分にすることができる。そのために、高集積化と低コスト化の要求を同時に満たすことができる。
本発明の半導体装置では、金属層がシリコン窒化膜で覆われるため、この後に行われる熱処理や薬液処理から金属層を保護することができる。そのために、従来発生する可能性のあった特性の劣化等を防止することができる。
これにより、ONO膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
その方法の一例は、シリコン基板(10)の素子形成面上に、第1絶縁膜(11)、電荷蓄積層(12)、第2絶縁膜(13)、及び導電層(14)をこの順に形成する第1の工程と、前記素子形成面の法線方向から見たときに直線状に溝(15)を形成し、前記第1絶縁膜(11)、前記電荷蓄積層(12)、前記絶縁膜(13)、及び前記導電層(14)を分離する第2の工程と、前記溝(15)の底面にビット線(16)を形成して、前記溝(15)の側壁を覆うようにシリコン酸化膜(17)及び第1シリコン窒化膜(19)をこの順に形成する第3の工程と、前記ビット線(16)を覆って金属層(18)を形成し、前記溝(15)を埋めるように当該金属層(18)の上に第2シリコン窒化膜(20)を形成する第4の工程と、前記素子形成面の法線方向から見て前記溝(15)に対して垂直な方向に、分離された前記導電層(14)を接続するためのワード線(21)を形成する第5の工程と、を含む。
微細加工技術が進むにつれて、レジストマスクは薄くなるが、エッチングの際にハードマスクを用いることにより、レジストマスクの不足を補うことができる。ポリシリコンのエッチングには、一般的に酸化膜が用いられるが、窒化膜は酸化膜に比べワード線形成時の段差が生じにくい。
このような半導体装置の製造方法では、ビット線に挟まれた領域のうち、さらにワード線の下の領域のみにONO膜が形成される。これにより、ONO膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
選択成長を用いることにより、所望のビット線上に所望の膜厚の金属層を形成することができる。これにより、一度全面に金属層を堆積し、CMP処理による平坦化、その後のエッチングによるエッチバック工程という一連の工程を省略することができる。特にタングステンの選択成長は、ビット線上にのみ形成するため、n型とp型の両領域に成膜できないという従来のCMOSプロセスで見られる問題を解決することができる。
金属膜を成膜した後に、溝の底の金属膜以外の部分をエッチングにより除去できるため、金属膜をCMP処理で平坦化する工程を省略することができる。
なお、各実施形態の説明では、共通するものには共通の符号を用いることとし、重複する説明は場合により省略するものとする。
また、以下の各実施形態は、ビット線及びワード線を形成する工程についてのみであり、それ以前に行われる下地工程、ビット線及びワード線の形成後に行われる配線等の上地工程については省略している。ビット線及びワード線の形成以外の他の工程については、従来と同じ方法により行われる。また、以下の各実施形態では、基板が従来のシリコン基板、酸化膜がシリコン酸化膜、窒化膜がシリコン窒化膜、ゲート電極がポリシリコンにより形成される。
図1、図2a〜図13a、及び図2b〜図13bは、本発明の第1実施形態の半導体装置の製造方法を説明するための図である。図1は、第1実施形態の半導体装置をその素子形成面の法線方向から見た上面図である。図2a〜図13aは、図1の半導体装置の各工程におけるA−A’面の断面図であり、図2b〜図13bは、各工程のおけるB−B’面の断面図である。
図1では、ワード線21と酸化膜34とが所定の間隔で直線上に設けられており、第1窒化膜19及び第2窒化膜20がワード線21と垂直になるように設けられている。図1には表示されていないが、さらに第1窒化膜19及び第2窒化膜20に覆われてタングステン層及びビット線が設けられている。ビット線とワード線21とは格子状になる。
図14a〜図16a、及び図14b〜図16bは、本発明の第2実施形態の半導体装置の製造方法を説明するための図である。第2実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第1実施形態と同様のものであり図1に示すものである。図14a〜図16aは、図1に示す半導体装置のA−A’面の断面図であり、図14b〜図16bは、図1に示すB−B’面の断面図である。第2実施形態では、第1実施形態と基本的には同じであるが、第1実施形態の図2a及び図2bにおいてハードマスクとして第1ポリシリコン層14を覆うマスク用酸化膜30が、第2実施形態ではマスク用窒化膜40となっている点で異なる。その他の点については、第2実施形態の図14a及び図14b以前の工程は、第1実施形態の図2a〜図3a及び図2b〜図3bまでの工程と同じであるので、説明を省略する。
マスク用酸化膜の代わりにマスク用窒化膜を用いることにより、ワード線形成時に段差が生じにくくなる。
図17、図18a〜図29a、及び図18b〜図29bは、本発明の第3実施形態の半導体装置の製造方法を説明するための図である。図17は、第3実施形態の半導体装置をその素子形成面の法線方向から見た上面図である。図18a〜図29aは、図17の半導体装置のC−C’面の断面図であり、図18b〜図29bは、図17のD−D’面の断面図である。
図17では、第1実施形態と同様にワード線21が所定の間隔で直線上に設けられており、絶縁膜用窒化膜54及び絶縁膜用酸化膜55がワード線21の無い領域に等間隔に設けられている。絶縁膜用窒化膜54及び絶縁膜用酸化膜55が無い領域には、ワード線21と垂直になるように下部にビット線16が設けられている。ワード線21がある領域で、かつビット線21が無い領域の下部には、ONO膜が形成されている。つまり、第3実施形態では、第1実施形態では素子形成面の法線方向から見たときに直線状になるように形成されるONO膜が、さらにそのうちワード線の存在する部分の下に限定されて形成される。
この第3実施形態では、ビット線16に挟まれた領域のうち、さらにワード線21の下の領域のみにONO膜が形成される。これにより、ONO膜の電荷蓄積層に蓄積される電荷をより安定させることができる。
図30a〜図31a、及び図30b〜図31bは、本発明の第4実施形態の半導体装置の製造方法を説明するための図である。第4実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第1実施形態と同様のものであり図1に示すものである。図30a〜図31aは、図1に示す半導体装置のA−A’面の断面図であり、図30b〜図31bは、図1のB−B’面の断面図である。第4実施形態では、第1実施形態と基本的には同じであるが、タングステン層を形成する際に選択成長を行う点で異なる。第4実施形態の図30a及び図30b以前の工程は、第1実施形態の図2a〜図5a及び図2b〜図5bまでの工程と同じであるので、説明を省略する。
選択成長を用いることにより、所望のビット線上に所望の膜厚の金属層を形成することができる。これにより、一度全面に金属層を堆積し、CMP処理による平坦化、その後のエッチングによるエッチバック工程という一連の工程を省略することができる。特にタングステンの選択成長は、ビット線上にのみ形成するため、n型とp型の両領域に成膜できないという従来のCMOSプロセスで見られる問題が解決されることになる。
図32a〜図34a、及び図32b〜図34bは、本発明の第5実施形態の半導体装置の製造方法を説明するための図である。第5実施形態の半導体装置をその素子形成面の法線方向から見た上面図は、第1実施形態と同様のものであり図1に示すものである。図32a〜図34aは、図1に示す半導体装置のA−A’面の断面図であり、図32b〜図34bは、図1のB−B’面の断面図である。第5実施形態では、第1実施形態と基本的には同じであるが、金属層を形成する際にまず溝の側壁や底部を覆うようにタングステン膜を形成し、その後溝の底部のビット線の上の部分にのみレジストマスクを形成し、それ以外の部分のタングステン膜を除去する点で異なる。第5実施形態の図32a及び図32b以前の工程は、第1実施形態の図2a〜図5b及び図2b〜図5bまでの工程と同じであるので、説明を省略する。
金属膜を成膜した後に、溝の底の金属膜以外の部分をエッチングにより除去できるため、金属膜をCMP処理で平坦化する工程を省略することができる。
11 第1酸化膜
12 電荷蓄積用窒化膜
13 第2酸化膜
14 第1ポリシリコン層
15 溝
16 ビット線
17 第3酸化膜
18 タングステン層
19 第1窒化膜
20 第2窒化膜
21 ワード線
30、52 マスク用酸化膜
31 ARC層
32、51、53、61 レジストマスク
33、57 第2ポリシリコン層
34 酸化層
40、50 マスク用窒化膜
54 絶縁膜用窒化膜
55 絶縁膜用酸化膜
56 絶縁膜用溝
60 タングステン膜
Claims (8)
- シリコン基板(10)の素子形成面の法線方向から見て一方向に平行に設けられる複数のビット線(16)と、
前記ビット線(16)間の前記半導体基板(10)上に設けられる第1絶縁膜(11)と、
前記第1絶縁膜(11)上に設けられる電荷蓄積層(12)と、
前記電荷蓄積層(12)上に設けられる第2絶縁膜(13)と、
前記第2絶縁膜(13)上に設けられる導電層(14)と、
前記導電層(14)の側面に設けられるシリコン酸化膜(17)と、
前記複数のビット線(16)の各々の上面に設けられる金属層(18)と、
前記金属層(18)を覆って前記金属層(18)と前記電荷蓄積層(12)とを絶縁しつつ、前記導電層(14)と同じ高さまで設けられるシリコン窒化膜(19、20)と、
前記素子形成面の法線方向から見て前記一方向に対して垂直な方向に設けられ、前記導電層(14)に接続されるワード線(21)と、を備える、
半導体装置。 - 前記電荷蓄積層(12)が導電体から構成されており、
前記素子形成面の法線方向から見て、前記ビット線(16)間の前記ワード線(21)が設けられている領域の前記ワード線(21)の下部に、前記第1絶縁膜(11)、前記電荷蓄積層(12)、前記第2絶縁膜(13)、及び前記導電層(14)が設けられており、
前記素子形成面の法線方向から見て、前記ビット線(16)間の前記ワード線(21)が設けられていない領域に、前記シリコン基板(10)、前記シリコン窒化膜(19、20)、前記第1絶縁膜(11)、前記電荷蓄積層(12)、前記第2絶縁膜(13)、及び前記導電層(14)との間に絶縁膜用シリコン窒化膜(54)を挟んで絶縁膜用シリコン酸化膜(55)を備える、
請求項1記載の半導体装置。 - 前記金属層(17)は、W、WN、Ti、TiN、Ta、TaNのいずれかにより形成される、
請求項1又は2記載の半導体装置。 - シリコン基板(10)の素子形成面上に、第1絶縁膜(11)、電荷蓄積層(12)、第2絶縁膜(13)、及び導電層(14)をこの順に形成する第1の工程と、
前記素子形成面の法線方向から見たときに直線状に溝(15)を形成して、前記第1絶縁膜(11)、前記電荷蓄積層(12)、前記第2絶縁膜(13)、及び前記導電層(14)を分離する第2の工程と、
前記溝(15)の底面にビット線(16)を形成するとともに、前記溝(15)の側壁を覆ってシリコン酸化膜(17)及び第1シリコン窒化膜(19)をこの順に形成する第3の工程と、
前記ビット線(16)の上に金属層(18)を形成した後に、前記溝(15)を埋めるように当該金属層(18)の上に第2シリコン窒化膜(20)を形成する第4の工程と、
前記素子形成面の法線方向から見て前記溝(15)に対して垂直な方向に、分離された前記導電層(14)を接続するためのワード線(21)を形成する第5の工程と、を含む、
半導体装置の製造方法。 - 前記第1の工程では、ハードマスクとして前記導電層(14)を覆うマスク用酸化膜(30)若しくはマスク用窒化膜(40)を形成する、
請求項4記載の半導体装置の製造方法。 - 前記電荷蓄積層(12)が導電体で構成されており、
前記第2の工程は、前記溝(15)を形成する前に、前記素子形成面の法線方向から見て前記溝(15)及び前記ワード線が形成されない領域の第1シリコン酸化膜(11)、電荷蓄積層(12)、及び第2シリコン酸化膜(13)を除去して絶縁膜用溝(56)を形成する工程と、当該絶縁膜用溝(56)の側面及び底面に絶縁膜用シリコン窒化膜(54)を形成する工程と、当該絶縁膜用シリコン窒化膜(54)の上に絶縁膜用シリコン酸化膜(55)を形成して前記絶縁膜用溝(56)を埋める工程とを含む、
請求項4記載の半導体装置の製造方法。 - 前記第4の工程では、前記金属層(18)を、選択成長により形成する、
請求項4記載の半導体装置の製造方法。 - 前記第4の工程は、
前記ビット線(16)及び前記第1シリコン窒化膜(19)を覆うように金属膜(60)を形成する工程と、
前記金属膜(60)のうち前記ビット線(16)の上の部分にのみ前記金属膜(60)を覆うようにレジストマスク(61)を形成する工程と、
前記金属膜(60)及び前記レジストマスク(61)をエッチングすることにより前記金属層(18)を形成する工程と、を含む、
請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008257687A JP5390822B2 (ja) | 2008-10-02 | 2008-10-02 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008257687A JP5390822B2 (ja) | 2008-10-02 | 2008-10-02 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010087424A JP2010087424A (ja) | 2010-04-15 |
JP5390822B2 true JP5390822B2 (ja) | 2014-01-15 |
Family
ID=42251057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008257687A Expired - Fee Related JP5390822B2 (ja) | 2008-10-02 | 2008-10-02 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5390822B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3097657B2 (ja) * | 1998-05-13 | 2000-10-10 | 日本電気株式会社 | 半導体記憶装置とその製造方法 |
JP2001168092A (ja) * | 1999-01-08 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
EP1385213A4 (en) * | 2002-02-21 | 2008-08-06 | Matsushita Electric Ind Co Ltd | SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING THE SAME |
JP2007115754A (ja) * | 2005-10-18 | 2007-05-10 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2008
- 2008-10-02 JP JP2008257687A patent/JP5390822B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010087424A (ja) | 2010-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106024794B (zh) | 半导体器件及其制造方法 | |
US9425208B2 (en) | Vertical memory devices | |
US9184178B2 (en) | Vertical memory devices and methods of manufacturing the same | |
KR102059863B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US8330211B2 (en) | Semiconductor device with vertical channel transistor and low sheet resistance and method for fabricating the same | |
JP6563390B2 (ja) | F−ramの製造方法 | |
US9356071B2 (en) | Methods of forming patterns and methods of manufacturing semiconductor devices using the same | |
US11133315B2 (en) | Semiconductor device and method of fabricating the same | |
CN108735748B (zh) | 三维半导体器件 | |
WO2014077209A1 (ja) | 半導体装置およびその製造方法 | |
JP2009033103A (ja) | 半導体素子及びその製造方法 | |
US20080179746A1 (en) | Wiring structures of semiconductor devices and methods of forming the same | |
US9793291B2 (en) | Method of manufacturing a semiconductor device | |
US8623727B2 (en) | Method for fabricating semiconductor device with buried gate | |
TWI771954B (zh) | 記憶體陣列與其形成方法 | |
KR20140082147A (ko) | 매몰 금속실리사이드층을 갖는 반도체소자 및 그 제조방법 | |
KR20140028944A (ko) | 반도체 장치 및 그 제조 방법 | |
CN108987407B (zh) | 三维存储器及其制造方法 | |
JP4437301B2 (ja) | 半導体装置の製造方法 | |
US20160013128A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2008135715A (ja) | 不揮発性メモリ素子及びその製造方法 | |
US8952435B2 (en) | Method for forming memory cell transistor | |
JP2010118439A (ja) | 半導体記憶装置及びその製造方法 | |
JP5390822B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI464884B (zh) | 半導體裝置及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100324 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100412 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100818 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110819 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130617 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130913 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131011 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5390822 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |