JP3467457B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP3467457B2 JP3467457B2 JP2000229259A JP2000229259A JP3467457B2 JP 3467457 B2 JP3467457 B2 JP 3467457B2 JP 2000229259 A JP2000229259 A JP 2000229259A JP 2000229259 A JP2000229259 A JP 2000229259A JP 3467457 B2 JP3467457 B2 JP 3467457B2
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Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の製造方法、更に詳しくは、お互いに平行に配
置されたビット線を有し、該ビット線の間に該ビット線
の長さ方向に隣り合うように複数個のメモリセルが配置
された不揮発性半導体記憶装置の製造方法に関し、特に
埋め込み拡散層からなるビット線の製造方法に係るもの
である。
記憶装置の製造方法、更に詳しくは、お互いに平行に配
置されたビット線を有し、該ビット線の間に該ビット線
の長さ方向に隣り合うように複数個のメモリセルが配置
された不揮発性半導体記憶装置の製造方法に関し、特に
埋め込み拡散層からなるビット線の製造方法に係るもの
である。
【０００２】
【従来の技術】不揮発性半導体記憶装置では、その高集
積化が最も重要であり、装置を構成する記憶素子（メモ
リセル）の微細化の方法が検討されている。近年、占有
面積の小さなメモリセルとして、埋め込み拡散層をビッ
ト線とし各メモリセルがビット線とのコンタクトを有し
ない、コンタクトレス・セルが提案されている。
積化が最も重要であり、装置を構成する記憶素子（メモ
リセル）の微細化の方法が検討されている。近年、占有
面積の小さなメモリセルとして、埋め込み拡散層をビッ
ト線とし各メモリセルがビット線とのコンタクトを有し
ない、コンタクトレス・セルが提案されている。
【０００３】これまで報告されている従来技術は、ビッ
ト線上にシリコン酸化膜を熱酸化により形成しているた
め、フローティングゲートのチャネル方向でのシリコン
酸化膜のバーズビークの食い込みが大きく、セルサイズ
を微細化する上で問題となっていた。
ト線上にシリコン酸化膜を熱酸化により形成しているた
め、フローティングゲートのチャネル方向でのシリコン
酸化膜のバーズビークの食い込みが大きく、セルサイズ
を微細化する上で問題となっていた。
【０００４】この問題点を解決するため、たとえば、特
開平１０−５０９６５号公報に、ビット線上の酸化膜を
形成する方法として、液相成長による製造方法が記載さ
れている。
開平１０−５０９６５号公報に、ビット線上の酸化膜を
形成する方法として、液相成長による製造方法が記載さ
れている。
【０００５】上記従来例を図４〜６に示す。図４は不揮
発性半導体記憶装置（フラッシュメモリセル）の概略平
面図であり、図５は図４のＡ−Ｂ線（ビット線に垂直方
向）で切断した概略断面図である。図６（ａ）〜（ｈ）
は図５の装置の製造工程の概略断面図である。
発性半導体記憶装置（フラッシュメモリセル）の概略平
面図であり、図５は図４のＡ−Ｂ線（ビット線に垂直方
向）で切断した概略断面図である。図６（ａ）〜（ｈ）
は図５の装置の製造工程の概略断面図である。
【０００６】以下、図６（ａ）〜（ｈ）に基づいて説明
を行う。
を行う。
【０００７】図６（ａ）に示すように、導電型がＰ型の
半導体基板１上に、保護絶縁膜１３を５〜１０ｎｍ形成
する。この保護絶縁膜１３は熱酸化膜もしくは化学気相
成長（ＣＶＤ）法にて形成する。
半導体基板１上に、保護絶縁膜１３を５〜１０ｎｍ形成
する。この保護絶縁膜１３は熱酸化膜もしくは化学気相
成長（ＣＶＤ）法にて形成する。
【０００８】次に、図６（ｂ）に示すように、フォトリ
ソグラフィ法にてレジストマスク１４を所定の領域に形
成し、砒素をイオン注入し、Ｎ-拡散層５を形成し、注
入角度を半導体基板に垂直な方向より４０°傾け砒素を
イオン注入することでＮ+拡散層６を形成する。拡散層
５および６は、ビット線を構成する。
ソグラフィ法にてレジストマスク１４を所定の領域に形
成し、砒素をイオン注入し、Ｎ-拡散層５を形成し、注
入角度を半導体基板に垂直な方向より４０°傾け砒素を
イオン注入することでＮ+拡散層６を形成する。拡散層
５および６は、ビット線を構成する。
【０００９】次に、図６（ｃ）に示すように、ＬＰＤ
（Liquid Phase Deposition）法によるシリコン酸化膜
９を、拡散層５と６上に５０ｎｍ程度形成する。このＬ
ＰＤ法を用いることでレジストマスク表面にはシリコン
酸化膜９が形成されず、拡散層５、６上の保護絶縁膜１
３およびフィールド酸化膜上（図示せず）にのみ選択的
にシリコン酸化膜９を形成することができる。
（Liquid Phase Deposition）法によるシリコン酸化膜
９を、拡散層５と６上に５０ｎｍ程度形成する。このＬ
ＰＤ法を用いることでレジストマスク表面にはシリコン
酸化膜９が形成されず、拡散層５、６上の保護絶縁膜１
３およびフィールド酸化膜上（図示せず）にのみ選択的
にシリコン酸化膜９を形成することができる。
【００１０】次に、図６（ｄ）に示すように、レジスト
マスク１４を剥離し、保護絶縁膜１３を除去する。新た
にトンネル酸化膜としてのゲート絶縁膜２を７〜１０ｎ
ｍ形成する。
マスク１４を剥離し、保護絶縁膜１３を除去する。新た
にトンネル酸化膜としてのゲート絶縁膜２を７〜１０ｎ
ｍ形成する。
【００１１】次いで、図６（ｅ）に示すように、ポリシ
リコン膜３を１５０〜２５０ｎｍ形成する。更に、フォ
トリソグラフィ法およびドライエッチング法にてパター
ニングすることで、図６（ｆ）に示すように、フローテ
ィングゲートを形成する。
リコン膜３を１５０〜２５０ｎｍ形成する。更に、フォ
トリソグラフィ法およびドライエッチング法にてパター
ニングすることで、図６（ｆ）に示すように、フローテ
ィングゲートを形成する。
【００１２】続いて、図６（ｇ）に示すように、フロー
ティングゲートおよびシリコン酸化膜９上に、熱酸化膜
法などによるＳｉＯ2膜を、続いて減圧ＣＶＤ法などに
よるシリコン窒化膜を、更に減圧ＣＶＤ法などによるＳ
ｉＯ2膜を順次形成することで、コントロールゲートと
フローティングゲート間の絶縁膜であるＯＮＯ膜１１を
形成する。
ティングゲートおよびシリコン酸化膜９上に、熱酸化膜
法などによるＳｉＯ2膜を、続いて減圧ＣＶＤ法などに
よるシリコン窒化膜を、更に減圧ＣＶＤ法などによるＳ
ｉＯ2膜を順次形成することで、コントロールゲートと
フローティングゲート間の絶縁膜であるＯＮＯ膜１１を
形成する。
【００１３】更に、図６（ｈ）に示すように、このＯＮ
Ｏ膜１１上に減圧ＣＶＤ法により１５０ｎｍ程度のポリ
シリコン膜１２を堆積する。次に、このポリシリコン膜
１２上にリンをイオン注入した後、フォトリソグラフィ
法により先のフローティングゲートのパターンに直交す
る方向に所定のパターンのレジストマスクを形成し、こ
のレジストマスクを用いてドライエッチングによりコン
トロールゲート、ＯＮＯ膜５、フローティングゲートを
順次エッチングする。
Ｏ膜１１上に減圧ＣＶＤ法により１５０ｎｍ程度のポリ
シリコン膜１２を堆積する。次に、このポリシリコン膜
１２上にリンをイオン注入した後、フォトリソグラフィ
法により先のフローティングゲートのパターンに直交す
る方向に所定のパターンのレジストマスクを形成し、こ
のレジストマスクを用いてドライエッチングによりコン
トロールゲート、ＯＮＯ膜５、フローティングゲートを
順次エッチングする。
【００１４】以上の工程により図４および５に示す不揮
発性半導体記憶装置が形成される。
発性半導体記憶装置が形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記し
た不揮発性半導体記憶装置の製造方法では、レジストパ
ターンをマスクに、ビット線上に液相成長によるシリコ
ン酸化膜を形成した後、レジストマスクおよび保護絶縁
膜を除去し、更にその後、トンネル酸化膜としてのゲー
ト絶縁膜を熱酸化により形成している。
た不揮発性半導体記憶装置の製造方法では、レジストパ
ターンをマスクに、ビット線上に液相成長によるシリコ
ン酸化膜を形成した後、レジストマスクおよび保護絶縁
膜を除去し、更にその後、トンネル酸化膜としてのゲー
ト絶縁膜を熱酸化により形成している。
【００１６】このトンネル酸化膜の膜質は、高品質／高
信頼性が要求され、一般的には、８５０℃〜９５０℃程
度の比較的高温で形成されるため、この酸化時の熱工程
のため、ビット線としての拡散層が広がり、メモリセル
の実効チャネル長が短くなるので、セル縮小をしていく
上で、ショートチャネル効果によるセル特性のばらつき
の問題が生じる。
信頼性が要求され、一般的には、８５０℃〜９５０℃程
度の比較的高温で形成されるため、この酸化時の熱工程
のため、ビット線としての拡散層が広がり、メモリセル
の実効チャネル長が短くなるので、セル縮小をしていく
上で、ショートチャネル効果によるセル特性のばらつき
の問題が生じる。
【００１７】
【課題を解決するための手段】この発明は上述の課題を
解消するためになされたものであり、高温処理が必要な
トンネル酸化膜を形成した後、フローティングゲート形
成用膜と第１の絶縁膜を短冊状にパターニングし、ビッ
ト線の形成のための不純物イオン注入を行った後、上記
フローティングゲート形成用膜と第１の絶縁膜の側壁部
にサイドウォールスペーサーを形成することにより、フ
ローティングゲートをスペーサーで囲んだ後、ビット線
上に第１のシリコン酸化膜を形成し、更にその上に厚い
第２のシリコン酸化膜を液相成長させることを特徴とす
るものである。
解消するためになされたものであり、高温処理が必要な
トンネル酸化膜を形成した後、フローティングゲート形
成用膜と第１の絶縁膜を短冊状にパターニングし、ビッ
ト線の形成のための不純物イオン注入を行った後、上記
フローティングゲート形成用膜と第１の絶縁膜の側壁部
にサイドウォールスペーサーを形成することにより、フ
ローティングゲートをスペーサーで囲んだ後、ビット線
上に第１のシリコン酸化膜を形成し、更にその上に厚い
第２のシリコン酸化膜を液相成長させることを特徴とす
るものである。
【００１８】具体的には、この発明によれば、シリコン
基板に、お互いに平行に配置されたビット線を有し、該
ビット線間の長さ方向に隣り合うように複数個のメモリ
セルが配置された不揮発性半導体記憶装置の製造方法で
あって、半導体基板上にゲート絶縁膜を形成する工程
と、フローティングゲート形成用膜と第１の絶縁膜を順
次堆積し短冊状にパターニングする工程と、該パターニ
ングされたフローティングゲート形成用膜と第１の絶縁
膜をマスクに不純物拡散層からなるビット線を形成する
工程と、前記短冊状のフローティングゲート形成用膜と
第１の絶縁膜の側壁に第２の絶縁膜からなるサイドウォ
ールスペーサーを形成する工程と、前記ビット線上に第
１のシリコン酸化膜を形成した後、前記ビット線上に第
２のシリコン酸化膜を選択的に液相成長させる工程を少
なくとも含む不揮発性半導体記憶装置の製造方法が提供
される。
基板に、お互いに平行に配置されたビット線を有し、該
ビット線間の長さ方向に隣り合うように複数個のメモリ
セルが配置された不揮発性半導体記憶装置の製造方法で
あって、半導体基板上にゲート絶縁膜を形成する工程
と、フローティングゲート形成用膜と第１の絶縁膜を順
次堆積し短冊状にパターニングする工程と、該パターニ
ングされたフローティングゲート形成用膜と第１の絶縁
膜をマスクに不純物拡散層からなるビット線を形成する
工程と、前記短冊状のフローティングゲート形成用膜と
第１の絶縁膜の側壁に第２の絶縁膜からなるサイドウォ
ールスペーサーを形成する工程と、前記ビット線上に第
１のシリコン酸化膜を形成した後、前記ビット線上に第
２のシリコン酸化膜を選択的に液相成長させる工程を少
なくとも含む不揮発性半導体記憶装置の製造方法が提供
される。
【００１９】この発明によれば、ゲート絶縁膜形成後
に、ビット線の形成のための不純物イオン注入を行うた
め、高温の熱処理工程なしに、ビット線上に、シリコン
酸化膜を自己整合的に形成することができる。その結
果、メモリセルのソース／ドレインの不純物拡散層の拡
散による広がりが低減できる。更に、フローティングゲ
ートのチャネル方向でのシリコン酸化膜のバーズビーク
が発生しないので、メモリセルの縮小を進めても、ショ
ートチャネル効果による特性不良を引き起こすことな
く、高信頼性の不揮発性半導体記憶装置が得られる。
に、ビット線の形成のための不純物イオン注入を行うた
め、高温の熱処理工程なしに、ビット線上に、シリコン
酸化膜を自己整合的に形成することができる。その結
果、メモリセルのソース／ドレインの不純物拡散層の拡
散による広がりが低減できる。更に、フローティングゲ
ートのチャネル方向でのシリコン酸化膜のバーズビーク
が発生しないので、メモリセルの縮小を進めても、ショ
ートチャネル効果による特性不良を引き起こすことな
く、高信頼性の不揮発性半導体記憶装置が得られる。
【００２０】
【発明の実施の形態】この発明の実施例を図１〜３に示
す。図１は不揮発性半導体記憶装置（フラッシュメモリ
セル）の平面図であり、図２は図１のＡ−Ｂ線（ビット
線に垂直方向）で切断した断面図である。
す。図１は不揮発性半導体記憶装置（フラッシュメモリ
セル）の平面図であり、図２は図１のＡ−Ｂ線（ビット
線に垂直方向）で切断した断面図である。
【００２１】以下にこの発明の不揮発性半導体記憶装置
の製造方法について説明する。図３（ａ）〜（ｊ）は、
この発明の製造方法による実施例を説明する工程断面図
であり、以下工程順に説明する。
の製造方法について説明する。図３（ａ）〜（ｊ）は、
この発明の製造方法による実施例を説明する工程断面図
であり、以下工程順に説明する。
【００２２】図３（ａ）に示すように、導電型がＰ型の
シリコンからなる半導体基板１上に、トンネル酸化膜と
して８〜１０ｎｍ程度のゲート絶縁膜２を例えば熱酸化
法により形成し、続いて、例えばＣＶＤ法によりフロー
ティングゲート形成用膜として５０〜１５０ｎｍ程度の
第１のポリシリコン膜３を堆積する。次にシリコン窒化
膜（第１の絶縁膜）４を１０〜２５０ｎｍ程度堆積す
る。次にフォトリソグラフィ法およびドライエッチ法を
用いてこれらを短冊状にパターニングし、ビット線形成
用領域を形成する。
シリコンからなる半導体基板１上に、トンネル酸化膜と
して８〜１０ｎｍ程度のゲート絶縁膜２を例えば熱酸化
法により形成し、続いて、例えばＣＶＤ法によりフロー
ティングゲート形成用膜として５０〜１５０ｎｍ程度の
第１のポリシリコン膜３を堆積する。次にシリコン窒化
膜（第１の絶縁膜）４を１０〜２５０ｎｍ程度堆積す
る。次にフォトリソグラフィ法およびドライエッチ法を
用いてこれらを短冊状にパターニングし、ビット線形成
用領域を形成する。
【００２３】次に、図３（ｂ）に示すように、上述した
短冊状にパターニングされた第１のポリシリコン膜３と
シリコン窒化膜４をマスクに砒素をビット線形成用領域
にイオン注入し、Ｎ-拡散層５を形成し、その砒素イオ
ン注入部の一部分を覆うレジストパターンをフォトリソ
グラフィ法により形成し、更に高濃度の砒素をビット線
形成用領域にイオン注入し、Ｎ+拡散層６を形成する。
以上の工程により、拡散層５および６からなるビット線
が形成される。
短冊状にパターニングされた第１のポリシリコン膜３と
シリコン窒化膜４をマスクに砒素をビット線形成用領域
にイオン注入し、Ｎ-拡散層５を形成し、その砒素イオ
ン注入部の一部分を覆うレジストパターンをフォトリソ
グラフィ法により形成し、更に高濃度の砒素をビット線
形成用領域にイオン注入し、Ｎ+拡散層６を形成する。
以上の工程により、拡散層５および６からなるビット線
が形成される。
【００２４】また、このときのＮ+拡散層形成のための
砒素イオン注入はフォトリソグラフィ法を用いず、斜め
注入を行ってもよい。
砒素イオン注入はフォトリソグラフィ法を用いず、斜め
注入を行ってもよい。
【００２５】次に、図３（ｃ）に示すようにシリコン窒
化膜７を３０〜２５０ｎｍ（例えば、５０ｎｍ）形成
し、図３（ｄ）に示すようにドライエッチングにてポリ
シリコン膜３を覆うようなシリコン窒化膜７のサイドウ
ォールスペーサー（第２の絶縁膜）を形成する。この工
程は通常エッチバックと称される。このとき、フローテ
ィングゲート形成用膜上にはシリコン窒化膜が１０〜１
００ｎｍ（例えば、３０ｎｍ程度）残るように形成す
る。その結果、フローティングゲート形成用膜表面およ
び側面を、シリコン窒化膜で覆うことができる。
化膜７を３０〜２５０ｎｍ（例えば、５０ｎｍ）形成
し、図３（ｄ）に示すようにドライエッチングにてポリ
シリコン膜３を覆うようなシリコン窒化膜７のサイドウ
ォールスペーサー（第２の絶縁膜）を形成する。この工
程は通常エッチバックと称される。このとき、フローテ
ィングゲート形成用膜上にはシリコン窒化膜が１０〜１
００ｎｍ（例えば、３０ｎｍ程度）残るように形成す
る。その結果、フローティングゲート形成用膜表面およ
び側面を、シリコン窒化膜で覆うことができる。
【００２６】次に、図３（ｅ）に示すように低温（６０
０〜７００℃）の熱酸化を行い、拡散層５，６上に０．
１〜１０ｎｍ（例えば、１．５ｎｍ）の第１のシリコン
酸化膜８を形成した後、図３（ｆ）に示すようにＬＰＤ
法にてフローティングゲート形成用膜間を第２のシリコ
ン酸化膜９で埋め込む。この時、フローティングゲート
形成用膜はシリコン窒化膜で覆われているため、シリコ
ン酸化膜９は成長しない。
０〜７００℃）の熱酸化を行い、拡散層５，６上に０．
１〜１０ｎｍ（例えば、１．５ｎｍ）の第１のシリコン
酸化膜８を形成した後、図３（ｆ）に示すようにＬＰＤ
法にてフローティングゲート形成用膜間を第２のシリコ
ン酸化膜９で埋め込む。この時、フローティングゲート
形成用膜はシリコン窒化膜で覆われているため、シリコ
ン酸化膜９は成長しない。
【００２７】なお、このシリコン酸化膜９はシリコンや
ポリシリコン上には成長しないが、酸化膜上には成長す
るため、もしシリコン窒化膜でフローティングゲートが
覆われていない場合は、先の熱酸化（６００〜７００
℃）により、フローティングゲート側壁にも酸化膜が形
成され、ＬＰＤ法によるシリコン酸化膜９の埋め込み時
に、ビット線上およびフローティングゲート形成用膜側
壁からもシリコン酸化膜が成長することになり、極端な
場合は、ボイドが発生する。フローティングゲート形成
用膜の上面および側面にシリコン窒化膜で覆うのは、こ
れを避けるためである。
ポリシリコン上には成長しないが、酸化膜上には成長す
るため、もしシリコン窒化膜でフローティングゲートが
覆われていない場合は、先の熱酸化（６００〜７００
℃）により、フローティングゲート側壁にも酸化膜が形
成され、ＬＰＤ法によるシリコン酸化膜９の埋め込み時
に、ビット線上およびフローティングゲート形成用膜側
壁からもシリコン酸化膜が成長することになり、極端な
場合は、ボイドが発生する。フローティングゲート形成
用膜の上面および側面にシリコン窒化膜で覆うのは、こ
れを避けるためである。
【００２８】ここで、ＬＰＤ法とは液相から基板上にＳ
ｉＯ2膜を析出させる方法である。即ち、化１）に示す
ように、ＳｉＯ2を飽和するまで溶解させたＨ2ＳｉＦ6
の水溶液に、反応促進剤としてＡｌを添加すると化２）
の反応が起こりＨＦが減少するため、化１）は化３）に
示すように反応が右方向に進む。その結果、基板上にＳ
ｉＯ2膜が形成される。ＬＰＤ法は液相からの析出であ
るため、基板上にＳｉＯ2膜を所望の厚さに均一に形成
することができる。
ｉＯ2膜を析出させる方法である。即ち、化１）に示す
ように、ＳｉＯ2を飽和するまで溶解させたＨ2ＳｉＦ6
の水溶液に、反応促進剤としてＡｌを添加すると化２）
の反応が起こりＨＦが減少するため、化１）は化３）に
示すように反応が右方向に進む。その結果、基板上にＳ
ｉＯ2膜が形成される。ＬＰＤ法は液相からの析出であ
るため、基板上にＳｉＯ2膜を所望の厚さに均一に形成
することができる。
【００２９】
Ｈ2ＳｉＦ6＋２Ｈ2Ｏ → ＳｉＯ2＋６ＨＦ ……化１）
６ＨＦ＋Ａｌ → Ｈ3ＡｌＦ6＋３／２Ｈ2 ……化２）
Ｈ2ＳｉＦ6＋２Ｈ2Ｏ → ＳｉＯ2↓＋６ＨＦ ……化３）
また、このＬＰＤ法でのＳｉＯ2膜の成長には選択性が
あり、高融点金属上とその合金、シリコン窒化膜、レジ
スト上には成長しないといった特徴がある。
あり、高融点金属上とその合金、シリコン窒化膜、レジ
スト上には成長しないといった特徴がある。
【００３０】このＬＰＤ法を用いることで、ポリシリコ
ン膜３はシリコン窒化膜４、７に被覆されているためシ
リコン酸化膜９は形成されず、拡散層５、６上のシリコ
ン酸化膜８上にのみ選択的にシリコン酸化膜９を形成す
ることができる。
ン膜３はシリコン窒化膜４、７に被覆されているためシ
リコン酸化膜９は形成されず、拡散層５、６上のシリコ
ン酸化膜８上にのみ選択的にシリコン酸化膜９を形成す
ることができる。
【００３１】次に、図３（ｇ）に示すように、第１のポ
リシリコン膜３上のシリコン窒化膜４をリン酸により除
去した後、図３（ｈ）に示すように、フローティングゲ
ート形成用膜である第２のポリシリコン膜１０を２０〜
２００ｎｍ（例えば、５０ｎｍ程度）形成し、フォトリ
ソグラフィ法およびドライエッチ法にてパターニング
し、フローティングゲートを形成する。
リシリコン膜３上のシリコン窒化膜４をリン酸により除
去した後、図３（ｈ）に示すように、フローティングゲ
ート形成用膜である第２のポリシリコン膜１０を２０〜
２００ｎｍ（例えば、５０ｎｍ程度）形成し、フォトリ
ソグラフィ法およびドライエッチ法にてパターニング
し、フローティングゲートを形成する。
【００３２】次いで、図３（ｉ）に示すように、熱酸化
法などによるＳｉＯ2膜を、続いて減圧ＣＶＤ法などに
よるシリコン窒化膜を、更に減圧ＣＶＤ法などによるＳ
ｉＯ 2膜を順次形成し、コントロールゲートとフローテ
ィングゲート間の絶縁膜であるＯＮＯ膜１１を形成す
る。
法などによるＳｉＯ2膜を、続いて減圧ＣＶＤ法などに
よるシリコン窒化膜を、更に減圧ＣＶＤ法などによるＳ
ｉＯ 2膜を順次形成し、コントロールゲートとフローテ
ィングゲート間の絶縁膜であるＯＮＯ膜１１を形成す
る。
【００３３】更に、図３（ｊ）に示すように、このＯＮ
Ｏ膜１１上に減圧ＣＶＤ法による第３のポリシリコン膜
１２を１００〜３００ｎｍ（例えば、１５０ｎｍ程度）
堆積し、リンをイオン注入する。また、抵抗を下げるた
め第３のポリシリコン膜１２上にタングステンシリサイ
ド膜を形成してもよい。次に、フォトリソグラフィ法に
より先のフローティングゲートのパターンに直交する方
向に所定のパターンのレジストマスクを形成し、このレ
ジストマスクを用いてドライエッチングにより第３のポ
リシリコン膜、ＯＮＯ膜、フローティングゲートを順次
エッチングする。このとき上記ＬＰＤ法によるシリコン
酸化膜９はシリコンからなる半導体基板がエッチングさ
れないためのエッチングストッパーとしての役割を果た
す。このエッチングにより第３のポリシリコン膜はコン
トロールゲートとなる。
Ｏ膜１１上に減圧ＣＶＤ法による第３のポリシリコン膜
１２を１００〜３００ｎｍ（例えば、１５０ｎｍ程度）
堆積し、リンをイオン注入する。また、抵抗を下げるた
め第３のポリシリコン膜１２上にタングステンシリサイ
ド膜を形成してもよい。次に、フォトリソグラフィ法に
より先のフローティングゲートのパターンに直交する方
向に所定のパターンのレジストマスクを形成し、このレ
ジストマスクを用いてドライエッチングにより第３のポ
リシリコン膜、ＯＮＯ膜、フローティングゲートを順次
エッチングする。このとき上記ＬＰＤ法によるシリコン
酸化膜９はシリコンからなる半導体基板がエッチングさ
れないためのエッチングストッパーとしての役割を果た
す。このエッチングにより第３のポリシリコン膜はコン
トロールゲートとなる。
【００３４】以上の工程を経ることにより図１および２
に示す不揮発性半導体記憶装置を形成することができ
る。この発明の方法によれば、図６に示す方法に比べ
て、ビット線のチャネル方向の幅を、狭くすることがで
きる。
に示す不揮発性半導体記憶装置を形成することができ
る。この発明の方法によれば、図６に示す方法に比べ
て、ビット線のチャネル方向の幅を、狭くすることがで
きる。
【００３５】上記の実施の形態では、Ｐ型のシリコン基
板を使用したが、Ｎ型のシリコン基板を使用してもよ
い。また、ビット線の導電型はＰ型であってもよく、Ｐ
型を与える不純物としてはホウ素が挙げられる。
板を使用したが、Ｎ型のシリコン基板を使用してもよ
い。また、ビット線の導電型はＰ型であってもよく、Ｐ
型を与える不純物としてはホウ素が挙げられる。
【００３６】トンネル酸化膜の形成方法は、熱酸化法以
外にもスパッタ法などの公知の方法を使用できる。フロ
ーティングゲートおよびコントロールゲート形成用膜と
しては、ポリシリコン膜以外に、アルミニウム、銅など
の金属膜、シリサイド膜、ポリサイド膜などのシリコン
系膜が挙げられる。
外にもスパッタ法などの公知の方法を使用できる。フロ
ーティングゲートおよびコントロールゲート形成用膜と
しては、ポリシリコン膜以外に、アルミニウム、銅など
の金属膜、シリサイド膜、ポリサイド膜などのシリコン
系膜が挙げられる。
【００３７】フローティングゲートとコントロールゲー
トの間にはＯＮＯ膜を形成したが、シリコン窒化膜やシ
リコン酸化膜のみを形成してもよい。
トの間にはＯＮＯ膜を形成したが、シリコン窒化膜やシ
リコン酸化膜のみを形成してもよい。
【００３８】第１の絶縁膜およびサイドウォールスペー
サーにはシリコン窒化膜を使用したが、最表面がシリコ
ン窒化膜であればよく、例えばシリコン酸化膜とシリコ
ン窒化膜の積層体からなっていてもよい。
サーにはシリコン窒化膜を使用したが、最表面がシリコ
ン窒化膜であればよく、例えばシリコン酸化膜とシリコ
ン窒化膜の積層体からなっていてもよい。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁膜形成後に、ビット線の形成のためのイ
オン注入を行うため、高温の熱処理工程なしに、ビット
線上に、シリコン酸化膜を自己整合的に形成することが
できるので、メモリセルのビット線の拡散が低減でき
る。更に、フローティングゲートのチャネル方向でのシ
リコン酸化膜のバーズビークが発生しないので、メモリ
セルの縮小を進めても、ショートチャネル効果による特
性不良を引き起こすことなく、高信頼性の不揮発性半導
体記憶装置が得られる。
ば、ゲート絶縁膜形成後に、ビット線の形成のためのイ
オン注入を行うため、高温の熱処理工程なしに、ビット
線上に、シリコン酸化膜を自己整合的に形成することが
できるので、メモリセルのビット線の拡散が低減でき
る。更に、フローティングゲートのチャネル方向でのシ
リコン酸化膜のバーズビークが発生しないので、メモリ
セルの縮小を進めても、ショートチャネル効果による特
性不良を引き起こすことなく、高信頼性の不揮発性半導
体記憶装置が得られる。
【図１】この発明に係る不揮発性半導体記憶装置の概略
平面図である。
平面図である。
【図２】この発明に係る不揮発性半導体記憶装置の概略
断面図である。
断面図である。
【図３】この発明に係る不揮発性半導体記憶装置の概略
工程断面図である。
工程断面図である。
【図４】従来の不揮発性半導体記憶装置の概略平面図で
ある。
ある。
【図５】従来の不揮発性半導体記憶装置の概略断面図で
ある。
ある。
【図６】従来の不揮発性半導体記憶装置の概略工程断面
図である。
図である。
１ 半導体基板
２ ゲート絶縁膜
３、１０、１２ ポリシリコン膜
４、７ シリコン窒化膜
５ Ｎ-拡散層
６ Ｎ+拡散層
８、９ シリコン酸化膜
１１ ＯＮＯ膜
１３ 保護絶縁膜
１４ レジストマスク
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−242304（ＪＰ，Ａ)
特開 平９−102554（ＪＰ，Ａ)
特開 平９−36258（ＪＰ，Ａ)
特開 平６−338592（ＪＰ，Ａ)
特開 平10−50965（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
Claims (3)
- 【請求項１】 シリコン基板に、お互いに平行に配置さ
れたビット線を有し、該ビット線間の長さ方向に隣り合
うように複数個のメモリセルが配置された不揮発性半導
体記憶装置の製造方法であって、 半導体基板上にゲート絶縁膜を形成する工程と、 フローティングゲート形成用膜と第１の絶縁膜を順次堆
積し短冊状にパターニングする工程と、 該パターニングされたフローティングゲート形成用膜と
第１の絶縁膜をマスクに不純物拡散層からなるビット線
を形成する工程と、 前記短冊状のフローティングゲート形成用膜と第１の絶
縁膜の側壁に第２の絶縁膜からなるサイドウォールスペ
ーサーを形成する工程と、 前記ビット線上に第１のシリコン酸化膜を形成した後、
前記ビット線上に第２のシリコン酸化膜を選択的に液相
成長させる工程を少なくとも含む不揮発性半導体記憶装
置の製造方法。 - 【請求項２】 前記サイドウォールスペーサー形成時、
少なくとも第１の絶縁膜が残るようにエッチバックする
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置の製造方法。 - 【請求項３】 前記第１および第２の絶縁膜が、窒化シ
リコン膜であることを特徴とする請求項１または請求項
２のいずれか１つに記載の不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229259A JP3467457B2 (ja) | 2000-07-28 | 2000-07-28 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000229259A JP3467457B2 (ja) | 2000-07-28 | 2000-07-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043445A JP2002043445A (ja) | 2002-02-08 |
| JP3467457B2 true JP3467457B2 (ja) | 2003-11-17 |
Family
ID=18722409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000229259A Expired - Fee Related JP3467457B2 (ja) | 2000-07-28 | 2000-07-28 | 不揮発性半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3467457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4340156B2 (ja) | 2002-02-21 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置の製造方法 |
-
2000
- 2000-07-28 JP JP2000229259A patent/JP3467457B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002043445A (ja) | 2002-02-08 |
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