JP3467457B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の製造方法、更に詳しくは、お互いに平行に配
置されたビット線を有し、該ビット線の間に該ビット線
の長さ方向に隣り合うように複数個のメモリセルが配置
された不揮発性半導体記憶装置の製造方法に関し、特に
埋め込み拡散層からなるビット線の製造方法に係るもの
である。
【0002】
【従来の技術】不揮発性半導体記憶装置では、その高集
積化が最も重要であり、装置を構成する記憶素子(メモ
リセル)の微細化の方法が検討されている。近年、占有
面積の小さなメモリセルとして、埋め込み拡散層をビッ
ト線とし各メモリセルがビット線とのコンタクトを有し
ない、コンタクトレス・セルが提案されている。
【0003】これまで報告されている従来技術は、ビッ
ト線上にシリコン酸化膜を熱酸化により形成しているた
め、フローティングゲートのチャネル方向でのシリコン
酸化膜のバーズビークの食い込みが大きく、セルサイズ
を微細化する上で問題となっていた。
【0004】この問題点を解決するため、たとえば、特
開平10−50965号公報に、ビット線上の酸化膜を
形成する方法として、液相成長による製造方法が記載さ
れている。
【0005】上記従来例を図4〜6に示す。図4は不揮
発性半導体記憶装置(フラッシュメモリセル)の概略平
面図であり、図5は図4のA−B線(ビット線に垂直方
向)で切断した概略断面図である。図6(a)〜(h)
は図5の装置の製造工程の概略断面図である。
【0006】以下、図6(a)〜(h)に基づいて説明
を行う。
【0007】図6(a)に示すように、導電型がP型の
半導体基板1上に、保護絶縁膜13を5〜10nm形成
する。この保護絶縁膜13は熱酸化膜もしくは化学気相
成長(CVD)法にて形成する。
【0008】次に、図6(b)に示すように、フォトリ
ソグラフィ法にてレジストマスク14を所定の領域に形
成し、砒素をイオン注入し、N-拡散層5を形成し、注
入角度を半導体基板に垂直な方向より40°傾け砒素を
イオン注入することでN+拡散層6を形成する。拡散層
5および6は、ビット線を構成する。
【0009】次に、図6(c)に示すように、LPD
(Liquid Phase Deposition)法によるシリコン酸化膜
9を、拡散層5と6上に50nm程度形成する。このL
PD法を用いることでレジストマスク表面にはシリコン
酸化膜9が形成されず、拡散層5、6上の保護絶縁膜1
3およびフィールド酸化膜上(図示せず)にのみ選択的
にシリコン酸化膜9を形成することができる。
【0010】次に、図6(d)に示すように、レジスト
マスク14を剥離し、保護絶縁膜13を除去する。新た
にトンネル酸化膜としてのゲート絶縁膜2を7〜10n
m形成する。
【0011】次いで、図6(e)に示すように、ポリシ
リコン膜3を150〜250nm形成する。更に、フォ
トリソグラフィ法およびドライエッチング法にてパター
ニングすることで、図6(f)に示すように、フローテ
ィングゲートを形成する。
【0012】続いて、図6(g)に示すように、フロー
ティングゲートおよびシリコン酸化膜9上に、熱酸化膜
法などによるSiO2膜を、続いて減圧CVD法などに
よるシリコン窒化膜を、更に減圧CVD法などによるS
iO2膜を順次形成することで、コントロールゲートと
フローティングゲート間の絶縁膜であるONO膜11を
形成する。
【0013】更に、図6(h)に示すように、このON
O膜11上に減圧CVD法により150nm程度のポリ
シリコン膜12を堆積する。次に、このポリシリコン膜
12上にリンをイオン注入した後、フォトリソグラフィ
法により先のフローティングゲートのパターンに直交す
る方向に所定のパターンのレジストマスクを形成し、こ
のレジストマスクを用いてドライエッチングによりコン
トロールゲート、ONO膜5、フローティングゲートを
順次エッチングする。
【0014】以上の工程により図4および5に示す不揮
発性半導体記憶装置が形成される。
【0015】
【発明が解決しようとする課題】しかしながら、上記し
た不揮発性半導体記憶装置の製造方法では、レジストパ
ターンをマスクに、ビット線上に液相成長によるシリコ
ン酸化膜を形成した後、レジストマスクおよび保護絶縁
膜を除去し、更にその後、トンネル酸化膜としてのゲー
ト絶縁膜を熱酸化により形成している。
【0016】このトンネル酸化膜の膜質は、高品質/高
信頼性が要求され、一般的には、850℃〜950℃程
度の比較的高温で形成されるため、この酸化時の熱工程
のため、ビット線としての拡散層が広がり、メモリセル
の実効チャネル長が短くなるので、セル縮小をしていく
上で、ショートチャネル効果によるセル特性のばらつき
の問題が生じる。
【0017】
【課題を解決するための手段】この発明は上述の課題を
解消するためになされたものであり、高温処理が必要な
トンネル酸化膜を形成した後、フローティングゲート形
成用膜と第1の絶縁膜を短冊状にパターニングし、ビッ
ト線の形成のための不純物イオン注入を行った後、上記
フローティングゲート形成用膜と第1の絶縁膜の側壁部
にサイドウォールスペーサーを形成することにより、フ
ローティングゲートをスペーサーで囲んだ後、ビット線
上に第1のシリコン酸化膜を形成し、更にその上に厚い
第2のシリコン酸化膜を液相成長させることを特徴とす
るものである。
【0018】具体的には、この発明によれば、シリコン
基板に、お互いに平行に配置されたビット線を有し、該
ビット線間の長さ方向に隣り合うように複数個のメモリ
セルが配置された不揮発性半導体記憶装置の製造方法で
あって、半導体基板上にゲート絶縁膜を形成する工程
と、フローティングゲート形成用膜と第1の絶縁膜を順
次堆積し短冊状にパターニングする工程と、該パターニ
ングされたフローティングゲート形成用膜と第1の絶縁
膜をマスクに不純物拡散層からなるビット線を形成する
工程と、前記短冊状のフローティングゲート形成用膜と
第1の絶縁膜の側壁に第2の絶縁膜からなるサイドウォ
ールスペーサーを形成する工程と、前記ビット線上に第
1のシリコン酸化膜を形成した後、前記ビット線上に第
2のシリコン酸化膜を選択的に液相成長させる工程を少
なくとも含む不揮発性半導体記憶装置の製造方法が提供
される。
【0019】この発明によれば、ゲート絶縁膜形成後
に、ビット線の形成のための不純物イオン注入を行うた
め、高温の熱処理工程なしに、ビット線上に、シリコン
酸化膜を自己整合的に形成することができる。その結
果、メモリセルのソース/ドレインの不純物拡散層の拡
散による広がりが低減できる。更に、フローティングゲ
ートのチャネル方向でのシリコン酸化膜のバーズビーク
が発生しないので、メモリセルの縮小を進めても、ショ
ートチャネル効果による特性不良を引き起こすことな
く、高信頼性の不揮発性半導体記憶装置が得られる。
【0020】
【発明の実施の形態】この発明の実施例を図1〜3に示
す。図1は不揮発性半導体記憶装置(フラッシュメモリ
セル)の平面図であり、図2は図1のA−B線(ビット
線に垂直方向)で切断した断面図である。
【0021】以下にこの発明の不揮発性半導体記憶装置
の製造方法について説明する。図3(a)〜(j)は、
この発明の製造方法による実施例を説明する工程断面図
であり、以下工程順に説明する。
【0022】図3(a)に示すように、導電型がP型の
シリコンからなる半導体基板1上に、トンネル酸化膜と
して8〜10nm程度のゲート絶縁膜2を例えば熱酸化
法により形成し、続いて、例えばCVD法によりフロー
ティングゲート形成用膜として50〜150nm程度の
第1のポリシリコン膜3を堆積する。次にシリコン窒化
膜(第1の絶縁膜)4を10〜250nm程度堆積す
る。次にフォトリソグラフィ法およびドライエッチ法を
用いてこれらを短冊状にパターニングし、ビット線形成
用領域を形成する。
【0023】次に、図3(b)に示すように、上述した
短冊状にパターニングされた第1のポリシリコン膜3と
シリコン窒化膜4をマスクに砒素をビット線形成用領域
にイオン注入し、N-拡散層5を形成し、その砒素イオ
ン注入部の一部分を覆うレジストパターンをフォトリソ
グラフィ法により形成し、更に高濃度の砒素をビット線
形成用領域にイオン注入し、N+拡散層6を形成する。
以上の工程により、拡散層5および6からなるビット線
が形成される。
【0024】また、このときのN+拡散層形成のための
砒素イオン注入はフォトリソグラフィ法を用いず、斜め
注入を行ってもよい。
【0025】次に、図3(c)に示すようにシリコン窒
化膜7を30〜250nm(例えば、50nm)形成
し、図3(d)に示すようにドライエッチングにてポリ
シリコン膜3を覆うようなシリコン窒化膜7のサイドウ
ォールスペーサー(第2の絶縁膜)を形成する。この工
程は通常エッチバックと称される。このとき、フローテ
ィングゲート形成用膜上にはシリコン窒化膜が10〜1
00nm(例えば、30nm程度)残るように形成す
る。その結果、フローティングゲート形成用膜表面およ
び側面を、シリコン窒化膜で覆うことができる。
【0026】次に、図3(e)に示すように低温(60
0〜700℃)の熱酸化を行い、拡散層5,6上に0.
1〜10nm(例えば、1.5nm)の第1のシリコン
酸化膜8を形成した後、図3(f)に示すようにLPD
法にてフローティングゲート形成用膜間を第2のシリコ
ン酸化膜9で埋め込む。この時、フローティングゲート
形成用膜はシリコン窒化膜で覆われているため、シリコ
ン酸化膜9は成長しない。
【0027】なお、このシリコン酸化膜9はシリコンや
ポリシリコン上には成長しないが、酸化膜上には成長す
るため、もしシリコン窒化膜でフローティングゲートが
覆われていない場合は、先の熱酸化(600〜700
℃)により、フローティングゲート側壁にも酸化膜が形
成され、LPD法によるシリコン酸化膜9の埋め込み時
に、ビット線上およびフローティングゲート形成用膜側
壁からもシリコン酸化膜が成長することになり、極端な
場合は、ボイドが発生する。フローティングゲート形成
用膜の上面および側面にシリコン窒化膜で覆うのは、こ
れを避けるためである。
【0028】ここで、LPD法とは液相から基板上にS
iO2膜を析出させる方法である。即ち、化1)に示す
ように、SiO2を飽和するまで溶解させたH2SiF6
の水溶液に、反応促進剤としてAlを添加すると化2)
の反応が起こりHFが減少するため、化1)は化3)に
示すように反応が右方向に進む。その結果、基板上にS
iO2膜が形成される。LPD法は液相からの析出であ
るため、基板上にSiO2膜を所望の厚さに均一に形成
することができる。
【0029】 H2SiF6+2H2O → SiO2+6HF ……化1) 6HF+Al → H3AlF6+3/2H2 ……化2) H2SiF6+2H2O → SiO2↓+6HF ……化3) また、このLPD法でのSiO2膜の成長には選択性が
あり、高融点金属上とその合金、シリコン窒化膜、レジ
スト上には成長しないといった特徴がある。
【0030】このLPD法を用いることで、ポリシリコ
ン膜3はシリコン窒化膜4、7に被覆されているためシ
リコン酸化膜9は形成されず、拡散層5、6上のシリコ
ン酸化膜8上にのみ選択的にシリコン酸化膜9を形成す
ることができる。
【0031】次に、図3(g)に示すように、第1のポ
リシリコン膜3上のシリコン窒化膜4をリン酸により除
去した後、図3(h)に示すように、フローティングゲ
ート形成用膜である第2のポリシリコン膜10を20〜
200nm(例えば、50nm程度)形成し、フォトリ
ソグラフィ法およびドライエッチ法にてパターニング
し、フローティングゲートを形成する。
【0032】次いで、図3(i)に示すように、熱酸化
法などによるSiO2膜を、続いて減圧CVD法などに
よるシリコン窒化膜を、更に減圧CVD法などによるS
iO 2膜を順次形成し、コントロールゲートとフローテ
ィングゲート間の絶縁膜であるONO膜11を形成す
る。
【0033】更に、図3(j)に示すように、このON
O膜11上に減圧CVD法による第3のポリシリコン膜
12を100〜300nm(例えば、150nm程度)
堆積し、リンをイオン注入する。また、抵抗を下げるた
め第3のポリシリコン膜12上にタングステンシリサイ
ド膜を形成してもよい。次に、フォトリソグラフィ法に
より先のフローティングゲートのパターンに直交する方
向に所定のパターンのレジストマスクを形成し、このレ
ジストマスクを用いてドライエッチングにより第3のポ
リシリコン膜、ONO膜、フローティングゲートを順次
エッチングする。このとき上記LPD法によるシリコン
酸化膜9はシリコンからなる半導体基板がエッチングさ
れないためのエッチングストッパーとしての役割を果た
す。このエッチングにより第3のポリシリコン膜はコン
トロールゲートとなる。
【0034】以上の工程を経ることにより図1および2
に示す不揮発性半導体記憶装置を形成することができ
る。この発明の方法によれば、図6に示す方法に比べ
て、ビット線のチャネル方向の幅を、狭くすることがで
きる。
【0035】上記の実施の形態では、P型のシリコン基
板を使用したが、N型のシリコン基板を使用してもよ
い。また、ビット線の導電型はP型であってもよく、P
型を与える不純物としてはホウ素が挙げられる。
【0036】トンネル酸化膜の形成方法は、熱酸化法以
外にもスパッタ法などの公知の方法を使用できる。フロ
ーティングゲートおよびコントロールゲート形成用膜と
しては、ポリシリコン膜以外に、アルミニウム、銅など
の金属膜、シリサイド膜、ポリサイド膜などのシリコン
系膜が挙げられる。
【0037】フローティングゲートとコントロールゲー
トの間にはONO膜を形成したが、シリコン窒化膜やシ
リコン酸化膜のみを形成してもよい。
【0038】第1の絶縁膜およびサイドウォールスペー
サーにはシリコン窒化膜を使用したが、最表面がシリコ
ン窒化膜であればよく、例えばシリコン酸化膜とシリコ
ン窒化膜の積層体からなっていてもよい。
【0039】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート絶縁膜形成後に、ビット線の形成のためのイ
オン注入を行うため、高温の熱処理工程なしに、ビット
線上に、シリコン酸化膜を自己整合的に形成することが
できるので、メモリセルのビット線の拡散が低減でき
る。更に、フローティングゲートのチャネル方向でのシ
リコン酸化膜のバーズビークが発生しないので、メモリ
セルの縮小を進めても、ショートチャネル効果による特
性不良を引き起こすことなく、高信頼性の不揮発性半導
体記憶装置が得られる。
【図面の簡単な説明】
【図1】この発明に係る不揮発性半導体記憶装置の概略
平面図である。
【図2】この発明に係る不揮発性半導体記憶装置の概略
断面図である。
【図3】この発明に係る不揮発性半導体記憶装置の概略
工程断面図である。
【図4】従来の不揮発性半導体記憶装置の概略平面図で
ある。
【図5】従来の不揮発性半導体記憶装置の概略断面図で
ある。
【図6】従来の不揮発性半導体記憶装置の概略工程断面
図である。
【符号の説明】
1 半導体基板 2 ゲート絶縁膜 3、10、12 ポリシリコン膜 4、7 シリコン窒化膜 5 N-拡散層 6 N+拡散層 8、9 シリコン酸化膜 11 ONO膜 13 保護絶縁膜 14 レジストマスク
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−242304(JP,A) 特開 平9−102554(JP,A) 特開 平9−36258(JP,A) 特開 平6−338592(JP,A) 特開 平10−50965(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/788

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリコン基板に、お互いに平行に配置さ
    れたビット線を有し、該ビット線間の長さ方向に隣り合
    うように複数個のメモリセルが配置された不揮発性半導
    体記憶装置の製造方法であって、 半導体基板上にゲート絶縁膜を形成する工程と、 フローティングゲート形成用膜と第1の絶縁膜を順次堆
    積し短冊状にパターニングする工程と、 該パターニングされたフローティングゲート形成用膜と
    第1の絶縁膜をマスクに不純物拡散層からなるビット線
    を形成する工程と、 前記短冊状のフローティングゲート形成用膜と第1の絶
    縁膜の側壁に第2の絶縁膜からなるサイドウォールスペ
    ーサーを形成する工程と、 前記ビット線上に第1のシリコン酸化膜を形成した後、
    前記ビット線上に第2のシリコン酸化膜を選択的に液相
    成長させる工程を少なくとも含む不揮発性半導体記憶装
    置の製造方法。
  2. 【請求項2】 前記サイドウォールスペーサー形成時、
    少なくとも第1の絶縁膜が残るようにエッチバックする
    ことを特徴とする請求項1に記載の不揮発性半導体記憶
    装置の製造方法。
  3. 【請求項3】 前記第1および第2の絶縁膜が、窒化シ
    リコン膜であることを特徴とする請求項1または請求項
    2のいずれか1つに記載の不揮発性半導体記憶装置の製
    造方法。
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