CN107017285A - 场效应晶体管以及包括该场效应晶体管的半导体器件 - Google Patents

场效应晶体管以及包括该场效应晶体管的半导体器件 Download PDF

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Abstract

本发明公开了场效应晶体管以及包括该场效应晶体管的半导体器件。该半导体器件可以包括：沟道层，设置在基板上并且包括由第一材料制成的二维原子层；和源/漏层，设置在基板上并且包括第二材料。第一材料可以是磷的同素异形体之一，第二材料可以是碳的同素异形体之一，沟道层和源/漏层可以通过在第一和第二材料之间的共价键彼此连接。

Description

场效应晶体管以及包括该场效应晶体管的半导体器件
技术领域
本公开涉及场效应晶体管以及包括该场效应晶体管的半导体器件，具体地，涉及在其中设置具有二维原子层的沟道层的场效应晶体管以及包括该场效应晶体管的半导体器件。
背景技术
由于它们的小尺寸、多功能和/或低成本的特性，半导体器件遍及电子产业被使用。半导体器件可以分为用于存储数据的存储器件、用于处理数据的逻辑器件以及包括存储和逻辑元件的混合器件。为满足对具有快速和/或低功耗的电子器件的增加的需求，实现具有高可靠性、高性能和/或多功能的半导体器件是有利的。为实现此，半导体器件的复杂性和/或集成度正被提高。
发明内容
一方面是提供具有改进的电特性的场效应晶体管。
另一方面是提供包括具有改进的电特性的场效应晶体管的半导体器件。
根据一个或更多示例性实施方式的一方面，一种半导体器件可以包括：设置在基板上的沟道层，该沟道层包括由第一材料制成的二维原子层；和设置在基板上的源/漏层，该源/漏层包括第二材料，其中第一材料是磷的同素异形体之一，第二材料是碳的同素异形体之一，并且沟道层和源/漏层通过在第一和第二材料之间的共价键彼此连接。
根据一个或更多示例性实施方式的另一方面，一种半导体器件可以包括：设置在基板上并且在垂直于基板的顶表面的方向上延伸的沟道层；设置在沟道层的侧部并且电连接到沟道层的源/漏层；和邻近沟道层的至少一个表面设置的栅电极，其中沟道层包含由第一材料制成的二维原子层。
根据一个或更多示例性实施方式的另一方面，一种场效应晶体管可以包括：包含由第一材料制成的二维原子层的沟道；和包含由第二材料制成的二维原子层的源极/漏极，其中沟道和源极/漏极通过第一和第二材料之间的共价键彼此连接。
根据一个或更多示例性实施方式的另一方面，一种场效应晶体管可以包括：含有磷烯的沟道；和源极/漏极，包含通过共价键连接到磷烯的材料，其中所述材料是石墨烯、碳纳米管、六方氮化硼、二硫化钼、硅烯或锗烯。
根据一个或更多示例性实施方式的另一方面，一种鳍型场效应晶体管(FinFET)可以包括：磷烯沟道层；通过共价键连接到磷烯沟道层的石墨烯源极区；和通过共价键连接到磷烯沟道层的石墨烯漏极区。
附图说明
从以下结合附图的简要描述，示例性实施方式将被更清楚地理解，在图中：
图1A是示出根据一些示例性实施方式的半导体器件的透视图；
图1B是根据一些示例性实施方式的图1A的部分‘M’的放大图；
图2是示出根据一些示例性实施方式的半导体器件的透视图；
图3是沿图2的线I-I'截取的截面图；
图4是示出根据一些示例性实施方式的半导体器件的透视图；
图5是沿图4的线I-I'截取的截面图；
图6A是示出根据一些示例性实施方式的半导体器件的透视图；
图6B是根据一些示例性实施方式的图6A的部分‘N’的放大图；
图7是示出根据一些示例性实施方式的半导体器件的截面图；
图8是示出根据一些示例性实施方式的半导体器件的截面图；
图9是示出根据一些示例性实施方式的半导体器件的平面图；
图10是沿图9的线I-I'截取的截面图；
图11是示出根据一些示例性实施方式的半导体器件的透视图；
图12是示出根据一些示例性实施方式的半导体器件的平面图；
图13A、13B和13C是分别沿图12的线I-I'、II-II'和III-III'截取的截面图；
图14是示出根据一些示例性实施方式的半导体器件的平面图；
图15A和15B是分别沿图14的线I-I'和II-II'截取的截面图；
图16是示出根据一些示例性实施方式的半导体器件的透视图；
图17是示出根据一些示例性实施方式的半导体器件的平面图；
图18A和18B是分别沿图17的线I-I'和II-II'截取的截面图；
图19是示出根据一些示例性实施方式的半导体器件的透视图；
图20是示出根据一些示例性实施方式的半导体器件的透视图；
图21是示出根据一些示例性实施方式的半导体器件的透视图；
图22A到22F是示出根据一些示例性实施方式的制造半导体器件的方法的截面图；
图23是示出根据一些示例性实施方式的光探测装置的平面图；以及
图24是沿图23的线I-I'截取的截面图。
具体实施方式
图1A是示出根据一些示例性实施方式的半导体器件的透视图。图1B是根据一些示例性实施方式的图1A的部分‘M’的放大图。
参考图1A和1B，包括有源层AL和栅电极GE的场效应晶体管可以设置在基板100上。基板100可以是包含绝缘材料的绝缘基板。例如，基板100可以包括玻璃、蓝宝石、石英、有机聚合物、硅氧化物和硅氮化物的至少之一，或由之形成。
有源层AL可以包括源/漏层SDL和设置在源/漏层SDL之间的沟道层CHL。沟道层CHL可以包括由第一材料制成的二维原子层，并且每个源/漏层SDL可以包括由第二材料制成的二维原子层。在一些示例性实施方式中，沟道层CHL可以由第一材料组成，每个源/漏层SDL可以由第二材料组成。在一些示例性实施方式中，第一和第二材料可以是相同的材料或彼此的同素异形体，但是在某些示例性实施方式，第一和第二材料可以是不同的材料或可以包含彼此不同的原子。
二维原子层可以是或可以包括单原子层，其中原子通过共价键彼此连接。在单原子层中，原子可以被设置为形成大体上地二维布置。第一和第二材料的每个可以包括单原子层，或多个层叠的原子层。换言之，第一和第二材料的每个可以设置为具有单层构造或多层结构。在多层结构的情形下，多层结构可以包括2到大约100个层叠原子层。在多层结构的情形下，层叠原子层可以通过范德华引力彼此联接。例如，沟道层CHL和源/漏层SDL的每个可以是单原子层。作为另一示例，沟道层CHL和源/漏层SDL的每个可以由多个原子层组成。
第一和第二材料的每个可以是导电材料。也就是，可以对第一和第二材料的每个定义电子迁移率和空穴迁移率。第一和第二材料的每个可以是类金属材料、具有有限能带隙的半导体材料等等。例如，第一材料可以是半导体材料，第二材料可以是类金属材料。
第一材料可以是磷烯(phosphorene)、石墨烯、六方氮化硼、二硫化钼(MoS2)、硅烯或锗烯。在一些示例性实施方式中，第一材料可以是作为半导体材料的磷烯。然而，在某些示例性实施方式，第一材料可以是或可以包括设置为二维原子层形式的磷(P)的同素异形体。磷烯可具有与硅的电子和/或空穴迁移率类似或比其高的电子和/或空穴迁移率，以及比硅的漏电流低的漏电流，因此，磷烯可以被用作场效应晶体管的沟道层。
磷烯中的磷原子可以在二维原子层中以各种形式布置。例如，磷烯可以布置为具有扶手椅结构、对角(diagonal)结构、Z字形结构或其任何组合。磷烯的能带隙可以根据它的原子排列改变。对角结构的磷烯可具有比扶手椅结构的磷烯的能带隙更大的能带隙，Z字形结构的磷烯可具有比对角结构的磷烯的能带隙更大的能带隙。因此，通过改变用于沟道层CHL的磷烯的结构，可以改变场效应晶体管的阈值电压。例如，对于具有低阈值电压的场效应晶体管，沟道层CHL的磷烯可以形成为具有扶手椅结构。相反，对于具有高阈值电压的场效应晶体管，沟道层CHL的磷烯可以形成为具有Z字形结构。
场效应晶体管的阈值电压可以通过其他方法改变。例如，场效应晶体管的阈值电压可以通过调整组成第一材料的原子磷层的数目来改变。
第二材料可以是石墨烯、六方氮化硼、二硫化钼、硅烯或锗烯。在一些示例性实施方式中，第二材料可以是作为具有高导电性的类金属材料之一的石墨烯。然而，在某些示例性实施方式，第二材料可以是或可以包括设置为二维原子层形式的碳(C)的同素异形体。因为石墨烯的能带隙基本上是零，所以在一些情形下，石墨烯可能不适合作为场效应晶体管的沟道层。然而，因为石墨烯具有非常高的电子和/或空穴迁移率，所以石墨烯可能更适合用作场效应晶体管的源/漏区。石墨烯可以用于补偿沟道层的磷烯的相对低的电子迁移率。
第一和第二材料可以通过共价键或通过范德华引力彼此联接。因此，沟道层CHL可以直接连接源/漏层SDL。当与通过范德华引力彼此联接时相比较时，在第一和第二材料通过共价键彼此联接的情况下，所得结构的导电性可以较高。来自共价键的这种高导电性可以使得实现具有改进的电特性的场效应晶体管成为可能。
返回参考图1B，在第一和第二材料分别由磷烯和石墨烯制成的情况下，第一和第二材料可以通过共价键103彼此联接。磷烯的磷原子101可以通过共价键103彼此联接，石墨烯的碳原子105可以通过共价键103彼此联接，因此，磷原子101和碳原子105之间的共价键103可以形成在磷烯和石墨烯之间的界面处。
返回参考图1A，栅电极GE可以设置在沟道层CHL上。栅电介质层GI可以插置在栅电极GE和沟道层CHL之间。栅电极GE可以包括至少一种导电材料。例如，栅电极GE可以包括掺杂的半导体(例如掺杂硅、掺杂硅锗、掺杂锗等等)、金属(例如钛、钽、钨、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)和金属-半导体化合物(例如钨硅化物、钴硅化物、镍硅化物、钛硅化物等)中的一种或多种，或者由之形成。栅电介质层GI可以包括至少一种高k电介质材料。例如，栅电介质层GI可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种，或由之形成。
图2是示出根据一些示例性实施方式的半导体器件的透视图。图3是沿图2的线I-I'截取的截面图。在随后的描述中，前面参考图1A和1B描述的元件可以用类似或相同的参考数字标注，而不重复其交叠描述。
参考图2和3，可以提供包括图1A中的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为处理数据的逻辑单元，该场效应晶体管可以用于实现逻辑单元。
详细地，有源层AL可以设置在基板100上。例如，图2显示并排布置在基板100上的三个有源层AL。然而，这仅是一示例，可以提供任何数量的有源层AL。有源层AL可以布置在与基板100的顶表面平行的第一方向D1上。每个有源层AL可以包括源/漏层SDL和在其间的沟道层CHL。
栅电极GE可以设置为交叉多个有源层AL。在一些示例性实施方式中，栅电极GE可以设置为交叉多个沟道层CHL。栅电介质层GI可以插置在栅电极GE和沟道层CHL之间。栅电极GE和栅电介质层GI可以在第一方向D1上延伸。
如图2所示，焊盘111可以设置在栅电极GE的两侧。每个焊盘111可以设置为交叉源/漏层SDL中的在焊盘111设置于其上的所述侧上的至少之一。每个焊盘111可以电连接到源/漏层SDL的至少之一。例如，每个焊盘111可以在第一方向D1上延伸，并且可以共同交叉多个源/漏层SDL。例如，在图2中在栅电极GE右侧的焊盘111交叉三个源/漏层SDL，并且在图2中在栅电极GE左侧的焊盘111交叉三个源/漏层SDL。所述多个源/漏层SDL可以通过焊盘111中的对应之一彼此电连接。如图4所示，在某些示例性实施方式中，每个焊盘111可以设置在源/漏层SDL的对应之一上。
接触113可以分别设置在焊盘111上。如图3所示，层间绝缘层110可以设置为覆盖有源层AL、栅电极GE、焊盘111和接触113。接触113可以设置为具有与层间绝缘层110的顶表面基本上共面的顶表面。互连线121可以设置在层间绝缘层110上并且可以分别电连接到接触113。换言之，互连线121可以设置为允许电信号被施加到源/漏层SDL。
焊盘111、接触113和互连线121可以均包括至少一种导电材料(例如，掺杂半导体、金属、导电金属氮化物或金属-半导体化合物)。层间绝缘层110可以由硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一形成或包括以上材料中的至少之一。
图4是示出根据一些示例性实施方式的半导体器件的透视图。图5是沿图4的线I-I'截取的截面图。在随后的描述中，前面参考图1A、1B、2和3描述的元件可以用类似或相同的参考数字标注，而不重复其交叠描述。
参考图4和5，可以提供包括图1A的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为存储数据的存储单元，并且场效应晶体管可以用于实现存储单元。
详细地，有源层AL可以设置在基板100上。有源层AL可以布置在第一方向D1上，并且每个有源层AL可以包括多个源/漏层SDL和多个沟道层CHL。例如，图4示出三个有源层AL。然而，这仅是一个示例，可以设置任何数量的有源层AL。
栅电极GE可以设置为交叉有源层AL。每个栅电极GE可以设置为交叉布置在第一方向D1上的多个沟道层CHL。栅电介质层GI可以分别插置在栅电极GE和沟道层CHL之间。
源极线SL可以设置在插置在一对沟道层CHL之间的源/漏层SDL上。源极线SL可以在第一方向D1上延伸并且可以交叉布置在第一方向D1上的多个源/漏层SDL。源极线SL可以包括与源/漏层SDL直接接触的源极焊盘131、以及设置在源极焊盘131上的导线133(见图5)。源极焊盘131和导线133可以由至少一种导电材料形成或包括至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属-半导体化合物)。层间绝缘层110可以设置在基板100上，并且可以由硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一形成或包括以上材料的至少之一。
如图4所示，焊盘111可以分别设置于在每个有源层AL的相对两侧上设置的源/漏层SDL上。接触113可以分别设置在焊盘111上。数据储存元件(data storing element)DS可以设置在层间绝缘层110上并且可以分别电连接到接触113。数据储存元件DS可以是每个配置为储存数据的存储元件(memory element)。这里，包括有源层AL和栅电极GE的场效应晶体管可以用作开关元件。在一些示例性实施方式中，每个数据储存元件DS可以是或可以包括电容器、磁隧道结图案、相变材料和具有可变电阻材料的存储元件的其中之一。
图6A是示出根据一些示例性实施方式的半导体器件的透视图。图6B是根据一些示例性实施方式的图6A的部分‘N’的放大图。在随后的描述中，前面参考图1A和1B描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图6A和6B，包括有源层AL和栅电极GE的场效应晶体管可以设置在基板100上。有源层AL可以包括源/漏层SDL，每个源/漏层SDL包括平坦部分P1和柱部分P2。平坦部分P1可具有可以包括第二材料的二维结构。柱部分P2可以分别设置在平坦部分P1上，并且可具有平行于第三方向D3的纵轴。第三方向D3可以垂直于基板100的顶表面。柱部分P2可以用作参考图2和3所描述的焊盘111和接触113。
每个柱部分P2可以包括由第三材料形成的三维原子层。第三材料可以是类金属材料、具有有限能带隙的半导体材料等。第三和第二材料可以是相同的材料或不同的材料。例如，第三材料可以包括至少一种碳纳米管。在一些示例性实施方式中，第三材料可以包括至少一种金属性碳纳米管。
第二和第三材料可以通过共价键彼此联接。因此，平坦部分P1和对应的柱部分P2可以彼此直接连接，由此用作场效应晶体管的源/漏区。因为第二和第三材料通过共价键彼此联接，所以所得结构可以具有高导电性和高导热性。例如，与使用如图2和3描述的焊盘111和接触113的情况相比较，可以提高场效应晶体管的电特性和热特性(例如电阻和散热)。返回参考图6B，平坦部分P1(例如由第二材料诸如石墨烯制成)和柱部分P2(例如由第三材料诸如碳纳米管制成)可以通过共价键彼此联接。
图7是根据示出一些示例性实施方式的半导体器件的截面图。在随后的描述中，前面参考图2、3、6A和6B描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图7，可以提供包括图6A的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为处理数据的逻辑单元，场效应晶体管可以用于实现逻辑单元。
层间绝缘层110可以设置在基板100上以覆盖有源层AL和栅电极GE。源/漏层SDL的柱部分P2的顶表面可以与层间绝缘层110的顶表面基本上共面。互连线121可以设置在层间绝缘层110上并且可以分别电连接到柱部分P2。换言之，互连线121可以设置为允许电信号被施加到源/漏层SDL。
图8是示出根据一些示例性实施方式的半导体器件的截面图。在随后的描述中，前面参考图4、5、6A和6B描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图8，可以提供包括图6A的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为存储数据的存储单元，并且场效应晶体管可以用于实现存储单元。
层间绝缘层110可以设置在基板100上以覆盖有源层AL、源极线SL和栅电极GE。每个设置在有源层AL的相对两端的源/漏层SDL，可以包括柱部分P2。柱部分P2可以设置为具有与层间绝缘层110的顶表面基本上共面的顶表面。数据储存元件DS可以设置在层间绝缘层110上并且可以分别电连接到柱部分P2。
虽然未示出，但是位于一对沟道层CHL之间的源/漏层SDL可以设置为包括柱部分P2。在这种情况下，源极线SL可以被省略。源极互连线可以设置在层间绝缘层110上，并且可以电连接到该柱部分P2。
图9是示出根据一些示例性实施方式的半导体器件的平面图。图10是沿图9的线I-I'截取的截面图。在随后的描述中，前面参考图6A和6B描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图9和10，可以提供包括图6A的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以是快闪(FLASH)存储器件。
垂直层叠场效应晶体管的叠层SS可以设置在基板100上。在一些示例性实施方式中，在第一方向D1上彼此间隔开的多个叠层SS可以设置在基板100上。然而，为了简化起见，以下的描述将涉及叠层SS被单独设置的示例。
如图10所示，叠层SS可以包括层叠在基板100上而且彼此垂直地间隔开的有源层AL。有源层AL可以用作组成叠层SS的场效应晶体管的有源区。每个有源层AL可以包括源/漏层SDL和在其间的沟道层CHL。
第一至第四层间绝缘层110、120、130和140可以垂直地层叠在基板100上。有源层AL中的最下面一个可以插入在基板100和第一层间绝缘层110之间。每个剩余的有源层AL可以插入在相应对的第一至第四层间绝缘层110、120、130和140之间。
每个源/漏层SDL可以包括用于每个有源层AL的平坦部分P1以及柱部分P2。每个源/漏层SDL的柱部分P2可以设置为在第一至第四层间绝缘层110、120、130和140的对应一个中。每个源/漏层SDL可以以柱部分P2直接连接到在竖直方向上与其相邻地定位的另一源/漏层SDL这样的方式设置。柱部分P2和另一源/漏层SDL可以通过共价键彼此联接。换言之，垂直地层叠在叠层SS的一侧的源/漏层SDL可以通过其柱部分P2彼此电连接。
叠层SS可以包括垂直地层叠而且彼此间隔开的浮置栅FG、以及垂直地层叠而且彼此间隔开的栅电极GE。每个浮置栅FG可以设置在第一至第四层间绝缘层110、120、130和140中的对应一个中，而且每个栅电极GE可以设置在第一至第四层间绝缘层110、120、130和140的对应一个中。浮置栅FG和栅电极GE可以位于沟道层CHL的对应一个上。浮置栅FG可以配置为储存电荷。例如，浮置栅FG可以由掺杂半导体材料形成或包括掺杂半导体材料(例如掺杂硅、掺杂硅锗、掺杂锗等等)。栅电极GE可以用作FLASH存储器件的字线WL。
多个浮置栅FG可以设置在第一至第四层间绝缘层110、120、130和140的每个中。当在平面图中看时，在相同水平的浮置栅FG可以设置为交叠在相同水平的沟道层CHL。换言之，在相同水平的浮置栅FG可以沿沟道层CHL或在第一方向D1上布置。在相同水平的浮置栅FG可以横向地彼此间隔开。
相反，每个栅电极GE可以在第一方向D1上延伸。例如，在第一至第四层间绝缘层110、120、130和140的每个中，每个栅电极GE可以设置为交叉在相同水平的沟道层CHL和在相同水平的浮置栅FG。
第一栅电介质层GI1可以分别插置在沟道层CHL和浮置栅FG之间。第二栅电介质层GI2可以分别插置在浮置栅FG和栅电极GE之间。每个第一栅电介质层GI1可以包括隧道绝缘层(例如硅氧化物层)。每个第二栅电介质层GI2可以包括阻挡绝缘层。例如，阻挡绝缘层可以由其介电常数高于隧道绝缘层的介电常数的材料形成。在一些示例性实施方式中，阻挡绝缘层可以包括ONO层和高-k电介质层(例如铝氧化物层、铪氧化物层、铪铝氧化物层或锆氧化物层)中的至少之一。这里，ONO层可以指的是硅氧化物层、硅氮化物层和硅氧化物层的叠层。
第一至第四绝缘层115、125、135和145可以设置在栅电极GE中的相应一个上。第一至第四绝缘层115、125、135和145的每个可以配置为允许在其下的栅电极GE与在其上的有源层AL电分离。第一至第四层间绝缘层110、120、130和140和第一至第四绝缘层115、125、135和145的每个可以由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成，或包括以上材料中的至少一种。
源极线SL和位线BL可以设置在第四绝缘层145上。源极线SL可以电连接到在叠层SS的一侧的源/漏层SDL。位线BL可以电连接到在叠层SS的另一侧的源/漏层SDL。换言之，源极线SL可以用作叠层SS的场效应晶体管的公共源极，位线BL可以用作叠层SS的场效应晶体管的公共漏极。
在根据本示例性实施方式的半导体器件中，具有大体上二维或平面结构的有源层AL可以用作FET的有源区。这个用途可以使得在覆盖FET的层间绝缘层110上进一步提供额外的有源层AL成为可能，并因此使得可以在现有的FET上容易地实现另外的FET。相反，对于常规硅基半导体器件，具有相对大厚度的硅层或硅结构可以用作有源区，因而，难以实现多层FET结构。换言之，根据一些示例性实施方式，可以更容易实现包括多个垂直层叠的FET的多层FET结构，因而，半导体器件能够被制造为具有增加的集成度。
图11是示出根据一些示例性实施方式的半导体器件的透视图。在随后的描述中，前面参考图1A和1B描述的元件可以通过类似或相同的参考数字标注，而不用重复其交叠描述。
参考图11，包括有源层AL和栅电极GE的场效应晶体管可以设置在基板100上。有源层AL可以以其法线方向垂直于基板100的顶表面(即，在第三方向D3上)这样的方式设置。换言之，有源层AL可以是从基板100垂直伸出的鳍形结构。这里，有源层AL的沟道层CHL可具有在基板100之上暴露的相对表面。
栅电极GE可以设置为在第一方向D1上延伸而且交叉沟道层CHL。在一些示例性实施方式中，栅电极GE可以设置为面对沟道层CHL的两个相反表面。换言之，这种结构可以使得实现双栅效应成为可能，该双栅效应相当于在沟道区上和在沟道区下提供两个栅电极。
对于具有常规硅鳍型沟道图案的鳍型-FET，沟道图案的顶部是可以用作漏电流的路径的二维面。然而，对于根据本示例性实施方式的半导体器件，沟道层CHL的顶部像一维线而不是二维面一样地成形，因而，可以防止可能在常规硅鳍型-FET中出现的漏电流。
图12是示出根据一些示例性实施方式的半导体器件的平面图。图13A、13B和13C是分别沿图12的线I-I'、II-II'和III-III'截取的截面图。在随后的描述中，前面参考图2、3和11描述的元件可以通过类似或相同的参考数字标注，而不用重复其交叠描述。
参考图12和13A至13C，可以提供包括图11A的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为处理数据的逻辑单元，并且场效应晶体管可以用于实现逻辑单元。
鳍形有源层AL可以设置在基板100上以在第三方向D3上垂直于基板100延伸并且在第一方向D1上布置在基板100上。参考图12，有源层AL可以设置为在第一方向D1上彼此间隔开至少两个不同的距离。例如，在如图12所示的示例性实施方式中，显示了每个具有三个有源层AL的三个组。每组的三个有源层AL间隔开距离d1，并且有源层AL的组间隔开距离d2。距离d2可以大于距离d1。然而，这仅是一示例，而且每组可以有大于或少于三个的有源层AL，而且可以有大于或少于3个的组。此外，图12的示例显示在每组中均匀间隔开距离d1的三个有源层AL。然而，这仅是一示例，有源层AL可以间隔开不同的距离。类似地，图12中所示的有源层AL的组被显示为均匀间隔开距离d2。然而，有源层AL的组可以间隔开不同的距离。有源层AL可以在交叉第一方向D1的第二方向D2上延伸，并且可以彼此平行。
栅电极GE可以设置为共同交叉有源层AL的沟道层CHL。栅电极GE可以在第一方向D1上延伸并且可以彼此平行。栅电极GE可以在第二方向D2上彼此间隔开。
焊盘111可以设置为覆盖有源层AL的源/漏层SDL。每个焊盘111可以设置为共同地覆盖在第一方向D1上彼此相邻的源/漏层SDL。接触113可以分别设置在焊盘111上。
互连线121(见图13A)可以设置在基板100上的层间绝缘层110上。互连线121可以分别电连接到接触113。换言之，互连线121可以设置为允许电信号被施加到源/漏层SDL。
图14是示出根据一些示例性实施方式的半导体器件的平面图。图15A和15B是分别沿图14的线I-I'和II-II'截取的截面图。在随后的描述中，前面参考图4、5和11描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图14、15A和15B，可以提供包括图11中的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置用于存储数据的存储单元，并且场效应晶体管可以用于实现该存储单元。
鳍形有源层AL可以在基板100上设置为在第三方向D3上垂直于基板100延伸并且可以在第一方向D1上布置在基板100上。有源层AL可以在交叉第一方向D1的第二方向D2上延伸并且可以彼此平行。
栅电极GE可以设置为共同交叉有源层AL的沟道层CHL。栅电极GE可以在第一方向D1上延伸并且可以彼此平行。源极线SL可以在一对栅电极GE之间设置为在第一方向D1上延伸并且设置为共同交叉有源层AL的源/漏层SDL。源极线SL可以设置为直接覆盖源/漏层SDL并且可以电连接到源/漏层SDL。
焊盘111可以设置为分别地覆盖位于每个有源层AL的相对两端的源/漏层SDL。接触113可以分别设置在焊盘111上。数据储存元件DS可以设置在基板100上的层间绝缘层110上，并且数据储存元件DS可以分别电连接到接触113。
图16是示出根据一些示例性实施方式的半导体器件的透视图。在随后的描述中，前面参考图11描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图16，多个有源层AL可以设置在基板100上并且可以在第一方向D1上布置。每个有源层AL可以包括在第三方向D3上垂直于基板100延伸的鳍形沟道层CHL和在沟道层CHL两侧的源/漏层SDL。
每个源/漏层SDL可以被配置为与如前面参考图6A和6B描述的柱部分P2具有基板上相同的特征。换言之，可以省略在如前面参考图6A和6B描述的源/漏层SDL中的平坦部分P1。源/漏层SDL可以通过共价键直接连接到有源层AL。例如，源/漏层SDL可以是碳纳米管。
栅电极GE可以设置为在第一方向D1上并且沿沟道层CHL在基板100上延伸。栅电极GE可以包括位于沟道层CHL之间的部分。例如，栅电极GE的所述部分可以设置为面对沟道层CHL的相对面。
图17是示出根据一些示例性实施方式的半导体器件的平面图。图18A和18B是分别沿图17的线I-I'和II-II'截取的截面图。在随后的描述中，前面参考图13A至13C和16描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图17、18A和18B，可以提供包括图16中的场效应晶体管的半导体器件。在一些示例性实施方式中，半导体器件可以包括配置为处理数据的逻辑单元，并且场效应晶体管可以用于实现该逻辑单元。
多个有源层AL可以在第一方向D1上布置在基板100上。每个有源层AL可以包括在第二方向D2上布置的沟道层CHL和设置在沟道层CHL之间的源/漏层SDL。这里，源/漏层SDL可以配置为与如前面参考图6A和6B描述的柱部分P2具有基本上相同的特征。每个源/漏层SDL可以起到如前面参考图12和13A至13C描述的焊盘111和接触113的作用。
互连线121(见图18A和18B)可以设置在基板100上的层间绝缘层110上。互连线121可以电连接到源/漏层SDL。
图19是示出根据一些示例性实施方式的半导体器件的透视图。在随后的描述中，前面参考图16描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图19，栅电极GE可以设置为在第一方向D1在基板100上延伸并且交叉沟道层CHL。与图16的不同，栅电极GE可以包括位于一对沟道层CHL之间的至少一个部分101。换言之，栅电极GE的这样的部分101可以设置为邻近每个沟道层CHL的相反表面之一。每个沟道层CHL的相反表面的另一个可以不邻近栅电极GE。栅电极GE的结构的改变可以使控制场效应晶体管的饱和电流值(Idsat)成为可能。例如，根据图19所示的示例性实施方式的场效应晶体管可以具有比前面参考图16描述的场效应晶体管的饱和电流(Idsat)值小的饱和电流值。
图20是示出根据一些示例性实施方式的半导体器件的透视图。在随后的描述中，前面参考图16描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图20，沟道层CHL可以包括在第一方向D1上在基板100上延伸的一个或多个部分。沟道层CHL可以包括第一部分CHLa、第二部分CHLb和第三部分CHLc。每个第一部分CHLa可具有从基板100正交地并且平行于第三方向D3延伸的鳍形结构。第二部分CHLb和第三部分CHLc可以设置为具有平行于基板100的顶表面的表面。第二部分CHLb可以设置为邻近第一部分CHLa的底部，第三部分CHLc可以设置为邻近第一部分CHLa的顶部。换言之，第二部分CHLb可以位于比第三部分CHLc的水平低的水平。
第一部分CHLa、第二部分CHLb和第三部分CHLc可以彼此连接以形成单一体。第二部分CHLb可以插置在一对第一部分CHLa之间，第三部分CHLc可以插置在另一对第一部分CHLa之间。换言之，当在沿第一方向D1截取的垂直截面中看时，沟道层CHL可具有Z字形形状。
如图20所示，源/漏层SDL可以电连接到沟道层CHL的端部分，另一源/漏层SDL可以电连接到沟道层CHL的相反端部分。每个源/漏层SDL可以配置为与如前面参考图6A和6B描述的柱部分P2具有基本上相同的特征。例如，源/漏层SDL可以设置为碳纳米管的形式。
例如，所述源/漏层SDL可以用作场效应晶体管的源电极，所述另一源/漏层SDL可以用作场效应晶体管的漏电极。在源/漏层SDL之间的沟道层CHL可以用作场效应晶体管的沟道区。在某些示例性实施方式，与图16的不同，沟道层CHL的一个或更多个部分可以在第一方向上延伸并且可以用作单一场效应晶体管的单一沟道区。换言之，当与图16中所示的场效应晶体管相比较时，根据图20所示的示例性实施方式的场效应晶体管可具有长沟道。因为沟道层CHL包括第一部分CHLa，所以可以实现前述的双栅效应。
虽然未示出，但是栅电极GE可以设置为在第一方向D1上或沿沟道层CHL在基板100上延伸。例如，栅电极GE可以配置为具有与前面参考图19描述的栅电极GE的技术特征相似的技术特征。在某些示例性实施方式中，栅电极GE可以设置为具有位于第三部分CHLc下面的部分，这可以使得实现双栅效应成为可能。
图21是示出根据一些示例性实施方式的半导体器件的透视图。在随后的描述中，前面参考图16描述的元件可以通过类似或相同的参考数字标注，而不重复其交叠描述。
参考图21，多个有源层AL可以在第一方向D1上布置在基板100上。每个沟道层CHL可以包括一对第一部分CHLa和插置在该对第一部分CHLa之间的第二部分CHLb。每个第一部分CHLa可具有垂直于基板100并且平行于第三方向D3延伸的鳍形结构。第二部分CHLb可以设置为具有与基板100的顶表面平行的表面。第二部分CHLb可以邻近第一部分CHLa的底部设置。
第一部分CHLa和第二部分CHLb可以彼此连接以形成单一体(即，沟道层CHL)。当在沿第一方向D1截取的垂直截面中看时，沟道层CHL可以像字母‘U’一样地成形。
源/漏层SDL可以电连接到每个沟道层CHL。每个源/漏层SDL可以配置为具有与如前面参考图6A和6B描述的柱部分P2基本上相同的特征。例如，源/漏层SDL可以设置为碳纳米管的形式。在一对源/漏层SDL之间的第一部分CHLa可以用作场效应晶体管的沟道区。在这种情况下，第二部分CHLb不具有作为沟道区的功能。
栅电极GE可以设置为在第一方向D1上并且沿沟道层CHL在基板100上延伸。
图22A至22F是示出根据一些示例性实施方式的制造半导体器件的方法的截面图。例如，图22A至22F中示出的方法可以用于制造图21的半导体器件。也就是，图22A至22F是沿图21的线I-I'截取的截面图。
参考图21和22A，第一导电图案150可以形成在基板100上并且可以在第一方向D1上布置。例如，第一导电图案150可以由至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)形成或包括至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)。
参考图21和22B，第一电介质层151、初级沟道层153和第二电介质层155可以顺序地形成以覆盖第一导电图案150。第一电介质层151、初级沟道层153和第二电介质层155可以形成为在第一方向D1上或沿第一导电图案150延伸。此后，多个源/漏层SDL可以形成为电连接到初级沟道层153。作为另一示例，源/漏层SDL可以在用于形成栅电极GE的后续工艺之后形成，但是本发明构思可以不限于此。
第一和第二电介质层151和155可以由高k电介质材料形成，并且沟道层CHL可以形成为包括由第一材料制成的二维原子层。每个源/漏层SDL可具有二维原子层并且可以由第二材料和/或第三材料形成。
参考图21和22C，第二导电图案160可以形成在第二电介质层155上。第二导电图案160可以形成为在第一方向D1上或沿第二电介质层155延伸。例如，第二导电图案160可以由至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)形成或包括至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)。
参考图21和22D，第二导电图案160可以被平坦化以暴露第一导电图案150的顶表面并且形成第三导电图案165。第一和第二电介质层151和155以及初级沟道层153的上部分可以在第二导电图案160的平坦化工艺期间被去除。结果，第一和第二电介质层151和155可以被图案化从而形成栅电介质层GI，初级沟道层153可以被图案化从而形成沟道层CHL。
每个沟道层CHL可以插置在一对第一导电图案150和第三导电图案165之间。每个沟道层CHL可以包括一对第一部分CHLa和插置在该对第一部分CHLa之间的第二部分CHLb。换言之，每个沟道层CHL可以像字母‘U’一样地成形。每个栅电介质层GI可以插置在第三导电图案165和第一导电图案150之间。每个栅电介质层GI可以像字母‘U’一样地成形。
参考图21和22E，绝缘图案IP可以分别形成在沟道层CHL上。例如，蚀刻工艺可以被执行以使得在第一和第三导电图案150和165之间暴露的沟道层CHL的顶表面凹进。这里，栅电介质层GI的上部分也可以在使沟道层CHL凹进的蚀刻工艺期间被凹进。绝缘图案IP可以形成为分别填充凹进区域。在一些示例性实施方式中，绝缘图案IP可以由硅氧化物、硅氮化物和硅氮氧化物的至少一种形成，或包括以上材料中的至少一种。
参考图21和22F，第四导电图案170可以形成在第一导电图案150和第三导电图案165上。第四导电图案170可以形成为在第一方向D1上或沿第一和第三导电图案150和165延伸。第一、第三和第四导电图案150、165和170可以组成沿第一方向D1延伸的栅电极GE。例如，第四导电图案170可以由至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)形成或包括至少一种导电材料(例如掺杂半导体、金属、导电金属氮化物或金属半导体化合物)。
图23是示出根据一些示例性实施方式的光探测装置的平面图。图24是沿图23的线I-I'截取的截面图。
参考图23和24，第一源/漏层SDL(S)、沟道层CHL和第二源/漏层SDL(D)可以顺序层叠在基板100上。当在平面图中看时，第一源/漏层SDL(S)、沟道层CHL和第二源/漏层SDL(D)可以彼此部分地交叠。例如，交叠部分可以组成检测区ECA。例如，第一源/漏层SDL(S)可以用作光探测装置的源极区S，第二源/漏层SDL(D)可以用作光探测装置的漏极区D。然而，这仅仅是一个示例。
沟道层CHL可以包括由第一材料制成的二维原子层，并且第一和第二源/漏层SDL(S)和SDL(D)的每个可以包括由第二材料制成的二维原子层。例如，沟道层CHL可以由磷烯形成，第一和第二源/漏层SDL(S)和SDL(D)可以由石墨烯形成。因为磷烯通常具有黑色并因此具有高的光吸收效率，所以磷烯可以有效地用于产生光电子，由此用作光探测装置的沟道区。
第一源/漏层SDL(S)、沟道层CHL和第二源/漏层SDL(D)的部分可以电地且垂直地彼此连接。例如，第一源/漏层SDL(S)、沟道层CHL和第二源/漏层SDL(D)的部分可以通过在第一和第二材料之间的共价键或通过范德华引力彼此连接。范德华引力可以有利于在具有二维结构的第一和第二材料之间实现有效连接。
例如，在石墨烯通过范德华引力连接到不同材料的情况下，载流子迁移率可能劣化。然而，在石墨烯通过范德华引力联接到磷烯情况下，可以抑制或防止载流子迁移率的劣化。除此之外，第一和第二材料可以配置为具有如参考图1A描述的基本上相同的特征。
第一和第二源/漏层SDL(S)和SDL(D)的每个可以包括平坦部分P1和柱部分P2。例如，柱部分P2可以位于第一和第二源/漏层SDL(S)和SDL(D)的平坦部分P1的与沟道层CHL不交叠或间隔开的区域上。沟道柱CHP可以设置在沟道层CHL的与第一和第二源/漏层SDL(S)和SDL(D)不交叠或间隔开的区域上。作为另一示例，沟道柱CHP可以被省略。
柱部分P2和沟道柱CHP可以设置为具有垂直于基板100的顶表面或平行于第三方向D3的纵轴。因此，柱部分P2和沟道柱CHP可以用作连接到平坦部分P1和沟道层CHL的接触。每个柱部分P2和沟道柱CHP可以包括由第三材料(例如碳纳米管)形成的三维原子层。沟道柱CHP和沟道层CHL可以通过在第一和第三材料之间的共价键彼此电连接。除此之外，柱部分P2可以配置为具有与如图6A和6B的特征基本上相同的特征。
此外，虽然未示出，但是互连线可以设置在而且电连接到柱部分P2和沟道柱CHP。在电压通过互连线施加到柱部分P2之间的情况下，被施加相对高的电压的第二源/漏层SDL(D)可具有增大的费米能级，被施加相对低的电压的第一源/漏层SDL(S)可具有减小的费米能级。在光子入射到检测区域ECA的情况下，载流子(例如电子)可以在检测区域ECA的沟道层CHL中产生。产生的电子可以聚集在具有增大的费米能级的第二源/漏层SDL(D)中。入射光强度的增加会引起在沟道层CHL中产生的电子量的增加，这会引起在第一和第二源极/漏极层SDL(S)和SDL(D)之间流动的电流量的增加。光子的入射可以通过测量电流量来检测。
根据一些示例性实施方式，半导体器件可以包括具有二维原子层的沟道层，这可以使得实现具有高载流子迁移率和低漏电流的场效应晶体管成为可能。此外，根据一些示例性实施方式，沟道层和源/漏层可具有非常小的厚度(例如原子直径左右)，这可以使实现高集成的半导体器件成为可能。
虽然已经特别显示并描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在形式和细节中进行变形而不脱离权利要求书的精神和范围。
本申请要求享有2015年12月2日在韩国知识产权局提交的第10-2015-0170784号韩国专利申请的优先权，其全部内容通过引用合并于此。

Claims (25)

1.一种半导体器件，包含：
设置在基板上的沟道层，所述沟道层包括由第一材料制成的二维原子层；和
设置在所述基板上的源/漏层，所述源/漏层包括第二材料，
其中所述第一材料是磷的同素异形体之一，
所述第二材料是碳的同素异形体之一，以及
所述沟道层和所述源/漏层通过在所述第一和第二材料之间的共价键彼此连接。
2.根据权利要求1所述的半导体器件，其中所述第一材料是磷烯。
3.根据权利要求2所述的半导体器件，其中所述磷烯具有扶手椅结构、对角结构、Z字形结构或其任何组合，以及
所述沟道层和所述源/漏层组成场效应晶体管，该场效应晶体管的阈值电压取决于所述磷烯的结构。
4.根据权利要求1所述的半导体器件，其中所述第一材料包含单一原子层或多个垂直层叠的原子层，以及
所述沟道层和所述源/漏层组成场效应晶体管，该场效应晶体管的阈值电压取决于所述第一材料的原子层的数目。
5.根据权利要求1所述的半导体器件，其中所述第二材料是石墨烯和碳纳米管的至少之一。
6.根据权利要求1所述的半导体器件，其中所述第二材料包含石墨烯和设置在所述石墨烯上并且通过共价键连接到所述石墨烯的碳纳米管，以及
所述碳纳米管具有垂直于所述石墨烯的顶表面的纵轴。
7.根据权利要求1所述的半导体器件，还包含在所述基板上设置为交叉所述沟道层的栅电极。
8.根据权利要求1所述的半导体器件，其中所述沟道层和所述源/漏层组成有源层，并且提供多个有源层，以及
所述有源层在所述基板上设置为布置在与所述基板的顶表面平行的方向上。
9.根据权利要求8所述的半导体器件，还包含在所述方向上延伸并且共同交叉所述有源层的沟道层的栅电极。
10.根据权利要求1所述的半导体器件，还包括多个顺序层叠的层间绝缘层，
所述沟道层和所述源/漏层组成有源层，并且提供多个有源层，以及
所述有源层插置在所述层间绝缘层之间。
11.根据权利要求1所述的半导体器件，其中所述沟道层在垂直于所述基板的顶表面的方向上延伸。
12.根据权利要求11所述的半导体器件，其中所述第二材料包含碳纳米管，该碳纳米管的纵轴垂直于所述基板的顶表面，以及
所述碳纳米管直接连接到所述沟道层。
13.根据权利要求1所述的半导体器件，其中所述基板包含绝缘材料。
14.一种半导体器件，包含：
设置在基板上并且在垂直于所述基板的顶表面的方向上延伸的沟道层；
设置在所述沟道层的侧部并且电连接到所述沟道层的源/漏层；和
邻近所述沟道层的至少一个表面设置的栅电极，
其中所述沟道层包含由第一材料制成的二维原子层。
15.根据权利要求14所述的半导体器件，其中所述源/漏层包含通过共价键连接到所述第一材料的第二材料。
16.根据权利要求15所述的半导体器件，其中所述第一材料是磷烯、石墨烯、六方氮化硼、二硫化钼(MoS2)、硅烯或锗烯，以及
所述第二材料是石墨烯、碳纳米管、六方氮化硼、二硫化钼、硅烯或锗烯。
17.根据权利要求14所述的半导体器件，其中所述源/漏层包含碳纳米管，该碳纳米管的纵轴垂直于所述基板的顶表面，以及
所述碳纳米管直接连接到所述沟道层。
18.根据权利要求14所述的半导体器件，其中所述沟道层包含：
在垂直于所述基板的顶表面的方向上延伸的第一部分；和
从所述第一部分延伸为平行于所述基板的顶表面的第二部分。
19.根据权利要求14所述的半导体器件，其中所述沟道层包含以Z字形形状彼此连接的多个第一部分和多个第二部分，以及
所述源/漏层包含分别连接到所述沟道层的两个相反端部的第一源/漏层和第二源/漏层。
20.根据权利要求14所述的半导体器件，还包括：
覆盖所述沟道层、所述源/漏层和所述栅电极的绝缘层；和
设置在所述绝缘层上而且电连接到所述源/漏层的互连线。
21.根据权利要求14所述的半导体器件，还包括：
覆盖所述沟道层、所述源/漏层和所述栅电极的绝缘层；和
设置在所述绝缘层上并且电连接到所述源/漏层的数据存储元件。
22.根据权利要求14所述的半导体器件，其中所述沟道层和所述源/漏层组成有源层，并且提供多个有源层，
所述有源层在与所述基板的顶表面平行的方向上布置在所述基板上，以及
所述栅电极设置为共同交叉所述有源层的沟道层。
23.一种场效应晶体管，包含：
包含由第一材料制成的二维原子层的沟道；和
包含由第二材料制成的二维原子层的源极/漏极，
其中所述沟道和所述源极/漏极通过在所述第一和第二材料之间的共价键彼此连接。
24.根据权利要求23所述的场效应晶体管，其中所述第一和第二材料包含彼此不同的原子。
25.根据权利要求23所述的场效应晶体管，其中所述第一材料是磷烯、石墨烯、六方氮化硼、二硫化钼(MoS2)、硅烯或锗烯，
所述第二材料是石墨烯、六方氮化硼、二硫化钼、硅烯或锗烯，以及
所述第一材料不同于所述第二材料。
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