CN110164878A - 阵列基板及其制备方法 - Google Patents
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Abstract
本申请涉及一种阵列基板及其制备方法。阵列基板包括：基板；第一电容极板，位于基板上；栅电极，位于基板上；第一栅绝缘层，覆盖第一电容极板以及栅电极，介电常数为ε1；第二栅绝缘层，覆盖第一栅绝缘层，介电常数为ε2；半导体有源层，位于第二栅绝缘层远离第一栅绝缘层的一侧；第二电容极板，也位于第二栅绝缘层远离第一栅绝缘层的一侧，且与第一电容极板相对设置；ε1>ε2，且第一栅绝缘层掺杂有第二栅绝缘层中的至少一种原子，第二栅绝缘层与半导体有源层含有至少一种相同的原子。本申请第一栅绝缘层掺杂有第二栅绝缘层中的至少一种原子，使得第一栅绝缘层与第二栅绝缘层形成共价键，进而可以更加有效地提高存储电容的整体介电常数。
Description
技术领域
本申请涉及显示技术领域，特别是涉及一种阵列基板及其制备方法。
背景技术
显示装置通常包括阵列基板。阵列基板的存储电容通常设置为，第一电容极板与薄膜晶体管的栅电极同层形成，而第二电容极板与薄膜晶体管的源漏电极同层形成。像素电极ITO通过开孔而与第二电容极板相连接。此时，薄膜晶体管的栅绝缘层为第一电容极板与第二电容极板之间的绝缘介质，进而有效减少了像素存储电容的介质层厚度，在相同交叠面积下提高了存储电容的电容值。
但是，目前与半导体有源层的界面接触缺陷较少的栅绝缘层，通常具有相对较小的介电常数。因此，存储电容的电容值很难再进一步增大。
发明内容
基于此，有必要针对上述技术问题，提供一种能够进一步增大存储电容的电容值的阵列基板及其制备方法。
一种阵列基板，包括：
基板；
第一电容极板，位于所述基板上；
栅电极，位于所述基板上；
第一栅绝缘层，覆盖所述第一电容极板以及所述栅电极，介电常数为ε1；
第二栅绝缘层，覆盖所述第一栅绝缘层，介电常数为ε2；
半导体有源层，位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧；
第二电容极板，也位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧，且与所述第一电容极板相对设置；
ε1>ε2，且所述第一栅绝缘层掺杂有所述第二栅绝缘层中的至少一种原子，所述第二栅绝缘层含有至少一种与所述半导体有源层相同的原子。
在其中一个实施例中，所述半导体有源层的材料为非晶硅，所述第二栅绝缘层的材料为氮化硅，所述第一栅绝缘层掺杂有氮原子和/或硅原子。
在其中一个实施例中，所述第一栅绝缘层为掺杂有氮原子和/或硅原子的氧化镧层、氧化锆层、氧化铪层或者氧化钽层。
一种阵列基板，包括：
基板；
第一电容极板，位于所述基板上；
栅电极，也位于所述基板上，与所述第一电容极板同层形成；
第一栅绝缘层，为掺杂有氮原子的氧化铪层，覆盖所述第一电容极板以及所述栅电极；
第二栅绝缘层，材料为氮化硅，覆盖所述第一栅绝缘层；
半导体有源层，材料为非晶硅，位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧；
第二电容极板，也位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧，且与所述第一电容极板相对设置；
源电极，位于所述半导体有源层的一侧，与所述第二电容极板同层形成；
漏电极，位于所述半导体有源层的另一侧，也与所述第二电容极板同层形成。
一种阵列基板的制备方法，包括：
提供基板，并在所述基板上图形化形成第一电容极板以及栅电极；
在所述第一电容极板以及所述栅电极上沉积介电常数为ε1的第一栅绝缘层，所述第一栅绝缘层掺杂有介电常数为ε2的第二栅绝缘层中的至少一种原子，ε1>ε2；
在所述第一栅绝缘层上沉积所述第二栅绝缘层；
在所述第二栅绝缘层上图形化形成半导体有源层，所述半导体有源层含有至少一种与所述第二栅绝缘层相同的原子；
在未被所述半导体有源层覆盖的所述第二栅绝缘层上形成第二电容极板，所述第二电容极板与所述第一电容极板相对设置。
在其中一个实施例中，所述半导体有源层的材料为非晶硅，所述第二栅绝缘层的材料为氮化硅，所述第一栅绝缘层掺杂有氮原子和/或硅原子。
在其中一个实施例中，所述第一栅绝缘层为掺杂有氮原子和/或硅原子的氧化镧层、氧化锆层、氧化铪层或者氧化钽层。
在其中一个实施例中，在所述第一电容极板上沉积介电常数为ε1的第一栅绝缘层包括：
将形成有所述第一电容极板的基板放入原子层沉积反应室；
向所述反应室通入镧、锆、铪或钽前驱体分子；
向所述反应室通入氮和/或硅的前驱体分子；
向所述反应室通入氧前驱体分子。
在其中一个实施例中，
通入镧、锆、铪或钽前驱体分子后，通入氮和/或硅的前驱体分子后以及通入氧前驱体分子后，均经过相应的停留反应时间后再进行惰性气体吹扫。
在其中一个实施例中，所述第一栅绝缘层与所述第二栅绝缘层连续沉积。
上述阵列基板，采用低介电常数的第二栅绝缘层与半导体有源层接触，第二栅绝缘层含有至少一种与半导体有源层相同的原子，以使得第二栅绝缘层与半导体有源层可以通过相同的原子而形成共价键，进而减少二者界面接触的缺陷，从而保证阵列基板的薄膜晶体管具有足够高的载流子迁移率。同时，上述阵列基板采用高介电常数的第一栅绝缘层与第二栅绝缘层层叠设置于第一电容极板与第二电容极板之间，共同作为存储电容的绝缘介质，进而可以有效提高存储电容的绝缘介质的介电常数，进而提高存储电容。并且，第一栅绝缘层掺杂有第二栅绝缘层中的至少一种原子，使得第一栅绝缘层与第二栅绝缘层形成共价键，进而可以减少第一栅绝缘层与第二栅绝缘层之间的界面缺陷，提高二者之间的界面的稳定性和连续性，进而更加有效地提高存储电容的整体介电常数。
附图说明
图1为一个实施例中的阵列基板示意图；
图2为一个实施例中的阵列基板制备流程示意图；
图3为一个实施例中的第一栅绝缘层制备流程示意图；
图4为一个实施例中的第一栅绝缘层原子层沉积过程示意图；
图5为一个实施例中的第一栅绝缘层原子层沉积脉冲示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请提供的阵列基板，可以应用各种显示装置，例如，液晶显示装置或者有机发光显示装置等等。
在一个实施例中，参考图1，提供了一种阵列基板，包括基板100、第一电容极板200、第一栅绝缘层300、第二栅绝缘层400、半导体有源层500、第二电容极板600以及栅电极700。
基板100为一衬底基板(如玻璃基板)，也可以为在衬底基板上形成一些功能膜层后的基板，本申请对此没有限制。第一电容极板200位于基板100上。
第一栅绝缘层300的介电常数为ε1，其覆盖第一电容极板200。第二栅绝缘层400的介电常数为ε2，其覆盖第一栅绝缘层300。ε1>ε2。第一栅绝缘层掺杂有第二栅绝缘层中的至少一种原子，以使得第一栅绝缘层300与第二栅绝缘层220形成共价键。
半导体有源层400位于第二栅绝缘层400远离第一栅绝缘层300的一侧，即第二栅绝缘层400向背的两侧分别设有半导体有源层400与第一栅绝缘层300。同时，第二栅绝缘层400设有半导体有源层400的一侧(即远离第一栅绝缘层300的一侧)还设有第二电容极板600。
第一电容极板200与第二电容极板600通过第一栅绝缘层300与第二栅绝缘层400绝缘且相对设置，进而形成存储电容。第二电容极板600通过开孔与像素电极P相连接。
栅电极700位于基板100上。可以设置第一电容极板200与栅电极700同层形成。
阵列基板还可以包括源电极800以及漏电极900。栅电极700、第一栅绝缘层300、第二栅绝缘层400、半导体有源层500、源电极800以及漏电极900形成薄膜晶体管。
第二电容极板600可以与源电极800以及漏电极900同层形成。当然，本申请并不以此为限制，例如，源电极800以及漏电极900也可以为半导体有源层500两侧区域经过重掺杂形成。
本实施例的阵列基板，采用低介电常数的第二栅绝缘层400与半导体有源层500接触，第二栅绝缘层含有至少一种与半导体有源层相同的原子，以使得第二栅绝缘层与半导体有源层可以通过相同的原子而形成共价键，进而减少二者界面接触的缺陷，从而保证阵列基板的薄膜晶体管具有足够高的载流子迁移率。同时，上述阵列基板采用高介电常数的第一栅绝缘层300与第二栅绝缘层400层叠设置于第一电容极板200与第二电容极板600之间，共同作为存储电容的绝缘介质，进而可以有效提高存储电容的绝缘介质的介电常数，进而提高存储电容。
并且，第一栅绝缘层掺杂有第二栅绝缘层中的至少一种原子，使得第一栅绝缘层300与第二栅绝缘层400形成共价键，进而可以减少第一栅绝缘层300与第二栅绝缘层400之间的界面缺陷，提高二者之间的界面的稳定性和连续性，进而更加有效地提高存储电容的整体介电常数。
同时，在本实施例中，在高介电常数的第一栅绝缘层300使用的提前下，由于具有相对较大的介电常数而可以保证足够的存储电容。此时，可以适当减小第一电容极板200与第二电容极板600的面积，进而提高开口率。
在一个实施例中，半导体有源层500的材料为非晶硅，第二栅绝缘层400的材料为氮化硅(SiNx)。氮化硅与非晶硅之间可以通过相同的硅原子而形成共价键，进而减少界面接触缺陷。但是氮化硅介电常数较低，导致存储电容较低。
在本实施例中，在第一电容极板200与第二电容极板600之间设有第二栅绝缘层400的同时，还设有第一栅绝缘层300。在第一栅绝缘层300掺杂有氮原子或者硅原子或者同时既掺杂有氮原子又掺杂有硅原子，进而利用氮原子或者硅原子在第一栅绝缘层300与第二栅绝缘层400之间形成共价键，有效降低二者之间的界面缺陷，提高两层栅绝缘层界面的稳定性和连续性，进而更加有效地提高存储电容的整体介电常数。
在一个实施例中，第一栅绝缘层300为掺杂有氮原子和/或硅原子的氧化镧(La2O3)层、氧化锆(ZrO2)层、氧化铪(HfO2)层或者氧化钽(Ta2O5)层。氧化镧、氧化锆、氧化铪或者氧化钽的介电常数相对氮化硅要高，可以有效提高存储电容的介电常数。
在这些高介电常数中掺杂有氮原子或者硅原子的第一栅绝缘层300与第二栅绝缘层400中的界面缺陷，进而更加有效提高存储电容的介电常数。例如在氧化铪(HfO2)中掺杂有氮而作为第一栅绝缘层300后，第一栅绝缘层300与作为第二栅绝缘层400的氮化硅(SiNx)可以形成Si-N-O-Hf化学键结构，进而提高界面稳定性。
在一个实施例中，提供一种阵列基板，包括：基板100、第一电容极板200、栅电极700、第一栅绝缘层300、第二栅绝缘层400、半导体有源层500、第二电容极板600、源电极700、漏电极800。
第一电容极板200位于基板100上。栅电极700也位于基板100上，与第一电容极板200同层形成。
第一栅绝缘层300为掺杂有氮原子的氧化铪层，覆盖第一电容极板200以及栅电极700。
第二栅绝缘层400的材料为氮化硅，覆盖第一栅绝缘层300。半导体有源层500位于第二栅绝缘层400远离第一栅绝缘层300的一侧。第二电容极板600，也位于第二栅绝缘层400远离第一栅绝缘层300的一侧，且与第一电容极板相对设置。
源电极800位于半导体有源层500的一侧，材料为非晶硅，与第二电容极板600同层形成。漏电极900位于半导体有源层500的另一侧，也与第二电容极板600同层形成。
本实施例掺杂有氮原子的氧化铪层作为第一栅绝缘层300，具有较高的介电常数，同时掺杂有氮原子的氧化铪层通过氮与材料为氮化硅的第二栅绝缘层400可以形成共价键。因此，第一栅绝缘层300与第二栅绝缘层400界面缺陷较少，二者共同作为存储电容的绝缘介质，进而可以可靠并有效的提高存储电容的介电常数。同时，材料为氮化硅的第二栅绝缘层400与材料为非晶硅半导体有源层500可以具有良好的界面，从而使得薄膜晶体管具有较高的载流子迁移率。
在一个实施例中，参考图2，提供了一种阵列基板的制备方法，包括如下步骤：
步骤S1，提供基板100，并在基板100上图形化形成第一电容极板200以及栅电极700。
具体地，基板100为一衬底基板(如玻璃基板)，也可以为在衬底基板上形成一些功能膜层后的基板，本申请对此没有限制。
然后，基板100上通过等离子体增强化学的气相沉积法(PECVD)或者磁控溅射等方式沉积第一导电材料层。第一导电材料可以为金属材料。可以采用光刻工艺，通过曝光、显影等工艺步骤对第一导电材料进行图形化处理，进而形成第一电容极板200。同时，还可以形成薄膜晶体管的栅电极700。即栅电极700与第一电容极板200是通过第一导电材料层图形化而同层形成的。
步骤S2，在第一电容极板200以及栅电极700上沉积介电常数为ε1的第一栅绝缘层300。第一栅绝缘层掺杂有介电常数为ε2的第二栅绝缘层300中的至少一种原子，ε1>ε2。
第一栅绝缘层300的介电常数ε1相对较大，可以有效增加存储电容的介电常数，进而提高存储电容。
步骤S3，在第一栅绝缘层300上沉积第二栅绝缘层400，第二栅绝缘层400与第一栅绝缘层300形成共价键。
由于在步骤S2中，高介电常数的第一栅绝缘层200中掺杂有低介电常数的第二栅绝缘层300中的至少一种原子。因此，二者可以通过共有的原子形成共价键，进而减少二者之间的界面缺陷。因此，第一栅绝缘层300与第二栅绝缘层300共同作为存储电容的绝缘介质时，存储电容的整体介电常数可以被有效提高。
同时，第二栅绝缘层400的介电常数ε2较小，其可以与半导体有源层500形成良好的界面接触，从而提高薄膜晶体管的载流子迁移率。
步骤S4，在第二栅绝缘层400上图形化形成半导体有源层500，半导体有源层500含有至少一种与第二栅绝缘层400相同的原子。
具体地，可以在第二栅绝缘层400上沉积半导体材料层。然后图形化半导体材料层以形成半导体有源层500。半导体有源层500为薄膜晶体管的一部分，在薄膜晶体管的栅极电压作用下会形成导电沟道。半导体有源层500含有至少一种与第二栅绝缘层400相同的原子，使得第二栅绝缘层400与半导体有源层500可以通过相同的原子而形成共价键，进而减少二者界面接触的缺陷，从而保证阵列基板的薄膜晶体管具有足够高的载流子迁移率。
步骤S5，在未被半导体有源层500覆盖的第二栅绝缘层400上形成第二电容极板600，第二电容极板600与第一电容极板200相对设置。
具体地，可以在半导体有源层500以及未被半导体有源层500覆盖的第二栅绝缘层400上沉积第二导电材料层。图形化第二导电材料层以在第二栅绝缘层400上形成第二电容极板600。
此时，还可以同时形成薄膜晶体管的源电极800以及漏电极900。即可以设置第一电容极板200与栅电极700同层形成，并且第二电容极板600与源电极800以及漏电极900同层形成。当然，本申请并不以此为限制，例如，源电极800以及漏电极900也可以为半导体有源层500两侧区域经过重掺杂形成。
第二电容极板600与第一电容极板相对设置，进而使得第一电容极板200、第一栅绝缘层300、第二栅绝缘层400以及第二电容极板600形成存储电容。
在一个实施例中，半导体有源层500的材料为非晶硅，第二栅绝缘层400的材料为氮化硅，第一栅绝缘层掺杂有氮原子和/或硅原子。此时，在第二栅绝缘层400上图形化形成非晶硅有源层。
氮化硅与非晶硅之间还可以通过硅而形成共价键，进而进一步减少界面接触缺陷。
在本实施例制备方法中，第二栅绝缘层400是在高介电常数的第一栅绝缘层300形成以后形成的。且在第一栅绝缘层300掺杂有氮原子或者硅原子或者同时既掺杂有氮原子又掺杂有硅原子，进而利用氮原子或者硅原子在第一栅绝缘层300与第二栅绝缘层400之间形成共价键，有效降低二者之间的界面缺陷，提高两层栅绝缘层界面的稳定性和连续性，进而更加有效地提高存储电容的整体介电常数。
具体地，第一栅绝缘层300可以为掺杂有氮原子和/或硅原子的氧化镧层、氧化锆层、氧化铪层或者氧化钽层。
此时，在一个实施例中，参考图3至图5，在第一电容极板200上沉积介电常数为ε1的第一栅绝缘层300包括如下步骤：
步骤S21，将形成有第一电容极板200的基板100放入原子层沉积反应室。
放入形成有第一电容极板200的基板100后，原子层沉积反应室内调整好工艺反应条件。
步骤S22，向反应室通入镧(La)、锆(Zr)、铪(Hf)或钽(Ta)前驱体分子。
调整好工艺反应条件以后，向反应室通入镧、锆、铪或钽前驱体分子，通入时间为t1，进而提供镧、锆、铪或钽原子。
步骤S23，向反应室通入氮(N)和/或硅(Si)的前驱体分子。
通入镧、锆、铪或钽前驱体分子后的一段时间t3内，通过惰性气体进行吹扫。然后再向反应室通入氮和/或硅的前驱体分子，通入时间为t4，进而提供氮原子和/或硅原子。
步骤S24，向反应室通入氧前驱体分子。
向反应室通入氮和/或硅的前驱体分子后的一段时间t6内，通过惰性气体进行吹扫。然后再向反应室通入氧前驱体分子，通入时间为t7，进而提供氧原子。
向反应室通入氧前驱体分子后的一段时间t9内，通过惰性气体进行吹扫。然后再次循环步骤S21至步骤S24多次(例如500次)，直至完成第一栅绝缘层300的沉积。
本实施例通过原子层沉积(ALD)的方法，使得第一栅绝缘层300的沉积可以在较低的温度下进行，从而不影响膜层质量而保持其高介电常数值。
在一个实施例中，通入镧、锆、铪或钽前驱体分子后，通入氮和/或硅的前驱体分子后以及通入氧前驱体分子后，均经过相应的停留反应时间后再进行惰性气体吹扫，沉积过程参考下表：
参考图5，即通入镧、锆、铪或钽前驱体分子后，经过相应的停留反应时间t2后再进行惰性气体吹扫。通入氮和/或硅的前驱体分子后，经过相应的停留反应时间t5后再进行惰性气体吹扫。通入氧前驱体分子后，经过相应的停留反应时间t8后再进行惰性气体吹扫。
停留反应时间，即不再向反应室通入气体，而是让已通入的前驱体进行反应。此时，可使得各种前驱体分子具有足够的反应时间，进而形成性能更加良好、稳定性更高的第一栅绝缘层300。
在一个实施例中，第一栅绝缘层300与第二栅绝缘层400连续沉积。
具体地，可以通过原子层沉积-化学气相沉积(ALD-CVD)联合工艺或者全部采用ALD工艺，实现具有高介电常数的第一栅绝缘层300与具有低介电常数的第二栅绝缘层400连续沉积。此时，没有工艺间歇，进而可以减少表面污染，进一步减少界面缺点。
同时，本实施例方法制备的第一栅绝缘层300与第二栅绝缘层400形成的复合栅绝缘薄膜的致密性好、均匀度高、介电常数高，对改善漏电流、影像残留(IS)、降低器件的开启电压和饱和电压、缩短响应时间、提高显示画面稳定度等均具有重要帮助。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种阵列基板，其特征在于，包括：
基板；
第一电容极板，位于所述基板上；
栅电极，位于所述基板上；
第一栅绝缘层，覆盖所述第一电容极板以及所述栅电极，介电常数为ε1；
第二栅绝缘层，覆盖所述第一栅绝缘层，介电常数为ε2；
半导体有源层，位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧；
第二电容极板，也位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧，且与所述第一电容极板相对设置；
ε1>ε2，且所述第一栅绝缘层掺杂有所述第二栅绝缘层中的至少一种原子，所述第二栅绝缘层含有至少一种与所述半导体有源层相同的原子。
2.根据权利要求1所述的阵列基板，其特征在于，所述半导体有源层的材料为非晶硅，所述第二栅绝缘层的材料为氮化硅，所述第一栅绝缘层掺杂有氮原子和/或硅原子。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一栅绝缘层为掺杂有氮原子和/或硅原子的氧化镧层、氧化锆层、氧化铪层或者氧化钽层。
4.一种阵列基板，其特征在于，包括：
基板；
第一电容极板，位于所述基板上；
栅电极，也位于所述基板上，与所述第一电容极板同层形成；
第一栅绝缘层，为掺杂有氮原子的氧化铪层，覆盖所述第一电容极板以及所述栅电极；
第二栅绝缘层，材料为氮化硅，覆盖所述第一栅绝缘层；
半导体有源层，材料为非晶硅，位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧；
第二电容极板，也位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧，且与所述第一电容极板相对设置；
源电极，位于所述半导体有源层的一侧，与所述第二电容极板同层形成；
漏电极，位于所述半导体有源层的另一侧，也与所述第二电容极板同层形成。
5.一种阵列基板的制备方法，其特征在于，包括：
提供基板，并在所述基板上图形化形成第一电容极板以及栅电极；
在所述第一电容极板以及所述栅电极上沉积介电常数为ε1的第一栅绝缘层，所述第一栅绝缘层掺杂有介电常数为ε2的第二栅绝缘层中的至少一种原子，ε1>ε2；
在所述第一栅绝缘层上沉积所述第二栅绝缘层；
在所述第二栅绝缘层上图形化形成半导体有源层，所述半导体有源层含有至少一种与所述第二栅绝缘层相同的原子；
在未被所述半导体有源层覆盖的所述第二栅绝缘层上形成第二电容极板，所述第二电容极板与所述第一电容极板相对设置。
6.根据权利要求5所述的阵列基板的制备方法，其特征在于，所述半导体有源层的材料为非晶硅，所述第二栅绝缘层的材料为氮化硅，所述第一栅绝缘层掺杂有氮原子和/或硅原子。
7.根据权利要求6所述的阵列基板的制备方法，其特征在于，所述第一栅绝缘层为掺杂有氮原子和/或硅原子的氧化镧层、氧化锆层、氧化铪层或者氧化钽层。
8.根据权利要求7所述的阵列基板的制备方法，其特征在于，在所述第一电容极板上沉积介电常数为ε1的第一栅绝缘层包括：
将形成有所述第一电容极板的基板放入原子层沉积反应室；
向所述反应室通入镧、锆、铪或钽前驱体分子；
向所述反应室通入氮和/或硅的前驱体分子；
向所述反应室通入氧前驱体分子。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，
通入镧、锆、铪或钽前驱体分子后，通入氮和/或硅的前驱体分子后以及通入氧前驱体分子后，均经过相应的停留反应时间后再进行惰性气体吹扫。
10.根据权利要求8所述的阵列基板的制备方法，其特征在于，所述第一栅绝缘层与所述第二栅绝缘层连续沉积。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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