KR102208520B1 - 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들 - Google Patents

디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들 Download PDF

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Abstract

본 개시내용의 실시예들은 일반적으로, 디스플레이 애플리케이션들을 위한, 높은 유전 상수뿐만 아니라 낮은 막 전류 누설 및 원하는 막 품질들을 갖는 커패시터 층 또는 게이트 절연 층을 형성하는 방법들을 제공한다. 일 실시예에서, 박막 트랜지스터 구조는, 기판 상에 형성되는 유전체 층 ― 유전체 층은, 알루미늄을 포함하는 지르코늄 함유 재료임 ―, 및 기판 상에 형성되는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 게이트 전극, 소스 전극, 및 드레인 전극은, 유전체 층 위 또는 아래에 형성된다.

Description

디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들
[0001] 본 개시내용의 실시예들은 일반적으로, 디스플레이 디바이스들을 위한, 높은(high) 유전 상수를 갖는 유전체 층을 형성하는 것에 관한 것이다. 더 상세하게는, 본 개시내용의 실시예들은, 디스플레이 애플리케이션들을 위한, 원자 층 증착(ALD) 프로세스에 의해 지르코늄 산화물을 포함하는 높은 유전 상수 막 층을 형성하기 위한 방법들에 관한 것이다.
[0002] 디스플레이 디바이스들은, 광범위한 전자 애플리케이션들, 이를테면, TV, 모니터들, 모바일 폰, MP3 플레이어들, e-북 리더들, 및 개인 휴대 정보 단말(PDA)들 등에 널리 사용되어 왔다. 디스플레이 디바이스는 일반적으로, 2개의 기판들(예컨대, 픽셀 전극과 공통 전극) 사이의 갭을 충전(fill)하고 유전체 필드(field)의 강도를 제어하는 이방성(anisotropic) 유전 상수를 갖는 액정에 전기장을 인가함으로써 원하는 이미지를 생성하도록 설계된다. 기판들을 통해 전달되는 광의 양을 조정함으로써, 광 및 이미지 강도, 품질 및 전력 소모가 효율적으로 제어될 수 있다.
[0003] 다양한 상이한 디스플레이 디바이스들, 이를테면, 능동 매트릭스 액정 디스플레이(AMLCD; active matrix liquid crystal display) 또는 능동 매트릭스 유기 발광 다이오드(AMOLED; active matrix organic light emitting diode)가, 디스플레이에 대한 광원들로서 이용될 수 있다. 디스플레이 디바이스들을 제조하는 데 있어서, 높은 전자 이동도, 낮은 누설 전류 및 높은 항복 전압을 갖는 전자 디바이스는, 회로의 집적 및 광 전달을 위한 더 많은 픽셀 영역을 허용할 것이고, 이에 의해, 더 밝은 디스플레이, 더 높은 전체 전기 효율, 더 고속의 응답 시간 및 더 높은 해상도의 디스플레이들을 초래할 것이다. 디바이스에 형성된, 불순물들 또는 낮은 막 밀도들을 갖는 유전체 층들과 같은 재료 층들의 낮은 막 품질들은 종종, 불량한 디바이스 전기적 성능 및 디바이스들의 짧은 서비스 수명을 초래한다. 따라서, 전자 디바이스가 더 낮은 임계 전압 시프트(shift) 및 개선된 전체 성능을 갖도록 전자 디바이스들을 제조하는 데 사용하기 위한, 높은 항복 전압 및 낮은 막 누설을 갖는 디바이스 구조를 제공함에 있어, TFT 및 OLED 디바이스들 내에 막 층들을 형성 및 집적하기 위한 안정적이고 신뢰가능한 방법이 매우 중대해졌다.
[0004] 특히, 금속 전극 층과 인근 절연 재료 사이의 계면(interface)의 부적절한 재료 선택은 불리하게, 바람직하지 않은 엘리먼트들이 인접 재료들 내로 확산되는 것을 초래할 수 있고, 이는 결국, 전류 단락, 전류 누설, 또는 디바이스 장애를 유발할 수 있기 때문에, 금속 전극 층과 인근 절연 재료들 사이의 계면 관리가 매우 중대해졌다. 또한, 상이한 더 높은 유전 상수들을 갖는 절연 재료들은 종종, 디바이스 구조들에 상이한 커패시턴스가 제공되는 것과 같은 상이한 전기적 성능을 제공한다. 절연 재료들의 재료의 선택이 디바이스의 전기적 성능에 영향을 미칠 뿐만 아니라, 전극들에 대한 절연 재료들의 재료 비호환성이 또한 막 구조 박리(peeling), 불량한 계면 접착, 또는 계면 재료 확산을 초래할 수 있으며, 이는 결국, 디바이스 장애 및 낮은 제품 수율을 유발할 수 있다.
[0005] 일부 디바이스들에서, 디스플레이 디바이스들이 동작 중일 때 전하(electric charge)들을 저장하기 위해, 커패시터들, 예컨대, 2개의 전극들 사이에 배치된 유전체 층이 종종 활용되고 형성된다. 형성되는 커패시터는, 디스플레이 디바이스들을 위한 높은 커패시턴스를 갖도록 요구된다. 커패시턴스는, 유전체 재료 및 전극들 사이에 형성된 유전체 층의 치수 및/또는 유전체 층의 두께를 변경함으로써 조정될 수 있다. 예컨대, 더 높은 유전 상수를 갖는 재료로 유전체 층이 대체될 때, 커패시터의 커패시턴스가 또한 증가할 것이다. 디스플레이 디바이스들에 대한 해상도 요건(예컨대, 800 ppi보다 큰 디스플레이 해상도)이 점점 더 난제가 됨에 따라, 디스플레이 디바이스들에는, 전기적 성능을 증가시키기 위해 디스플레이 디바이스들에 커패시터들을 형성하는 것을 허용하는 제한된 면적들만이 남아 있다. 따라서, 디스플레이 디바이스들에 형성되는 커패시터를 비교적 작은 면적을 갖는 한정된 위치에 유지하는 것이 중대해졌다.
[0006] 따라서, 개선된 디바이스 전기적 성능을 생성하는 디스플레이 디바이스들을 제조하기 위한, 원하는 막 품질들 및 낮은 누설과 함께 높은 유전 상수를 갖는 유전체 층을 형성하기 위한 개선된 방법들에 대한 필요성이 존재한다.
[0007] 본 개시내용의 실시예들은 일반적으로, 디스플레이 애플리케이션들을 위한, 원자 층 증착 프로세스에 의해 높은 유전 상수뿐만 아니라 원하는 막 품질들 및 낮은 막 누설을 갖는 유전체 층을 형성하는 방법들을 제공한다. 일 실시예에서, 박막(thin film) 트랜지스터 구조는, 기판 상에 형성되는 유전체 층 ― 유전체 층은, 알루미늄을 포함하는 지르코늄 함유 재료임 ―, 및 기판 상에 형성되는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며, 게이트 전극, 소스 전극, 및 드레인 전극은, 유전체 층 위 또는 아래에 형성된다.
[0008] 다른 실시예에서, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법은, 기판 상에 배치되는 제1 층 및 제2 층을 포함하는 복합 막 층을 형성하기 위해 ALD 프로세스를 수행하는 단계를 포함하며, 제1 층은 기판 상에 형성되는 도핑된 알루미늄 지르코늄 함유 층이고 그리고 제2 층은 지르코늄 함유 층을 포함한다.
[0009] 또 다른 실시예에서, 디스플레이 디바이스에서 활용되는 디바이스 구조는, 디스플레이 디바이스에서 2개의 전극들 사이에 형성되는 커패시터 층을 갖는 커패시터 구조를 포함하며, 커패시터 층은, 약 15 내지 약 25의 유전 상수를 가진 비정질(amorphous) 구조를 갖는 알루미늄 도핑된 ZrO2 층이다.
[0010] 본 개시내용의 상기 인용된 특징들이 달성되고 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 본 개시내용의 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들은 첨부된 도면들에 예시되어 있다.
[0011] 도 1은 본 개시내용의 일 실시예에 따른, 높은 유전 상수 유전체 층을 증착하는 데 사용될 수 있는 프로세싱 챔버의 단면도를 도시한다.
[0012] 도 2는, 기판 상에 높은 유전 상수 막 층을 형성하는 방법의 일 실시예의 프로세스 흐름도를 도시한다.
[0013] 도 3a-3c는, 도 2의 높은 유전 상수 막 층이 내부에 형성되어 있는 커패시터 구조를 포함하는 박막 트랜지스터 디바이스의 일부분의 일 예의 단면도를 도시한다.
[0014] 도 4는, 기판 상에 높은 유전 상수를 갖는 복합 막 층을 형성하는 방법의 일 실시예의 프로세스 흐름도를 도시한다.
[0015] 도 5a-5c는, 도 4의 높은 유전 상수를 갖는 복합 막 층이 내부에 형성되어 있는 박막 트랜지스터 디바이스 구조의 일부분의 일 예의 단면도를 도시한다.
[0016] 도 6a-6b는, 디스플레이 디바이스 구조에 형성되는 커패시터 구조의 단면도들이다.
[0017] 도 7a는, 커패시터 구조가 내부에 형성되어 있는 디스플레이 디바이스 구조의 일 예의 횡단면도이다.
[0018] 도 7b는, 커패시터 구조가 내부에 형성되어 있는 디스플레이 디바이스 구조의 다른 예의 횡단면도이다.
[0019] 도 8은, 높은 유전 상수를 갖는 복합 막 층이 내부에 형성되어 있는 커패시터 구조를 가진 디스플레이 디바이스 구조의 일 예의 단면도이다.
[0020] 이해를 용이하게 하기 위해, 가능한 경우, 도면들에 대해 공통된 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들은, 추가의 언급 없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
[0021] 하지만, 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0022] 본 개시내용의 실시예들은 일반적으로, 디스플레이 디바이스들을 위한, 향상된 전기적 성능(이를테면, 높은 커패시턴스 및 낮은 누설)을 갖는 높은 유전 상수 막 층을 형성하는 방법들을 제공한다. 그러한 높은 유전 상수(예컨대, 10보다 큰 유전 상수) 막 층은, 커패시터로서 또는 임의의 적절한 구조들로서 디스플레이 디바이스들에 형성될 수 있다. 유전체 층은, 낮은 결함 밀도, 낮은 불순물들, 낮은 막 누설, 및 높은 유전 상수를 갖는 막 층을 제공할 수 있는 원자 층 증착(ALD) 프로세스에 의해 제조될 수 있다. ALD 프로세스에 의해 형성되는 높은 유전 상수 막 층은, TFT 디바이스들 또는 OLED 디바이스들의 커패시터 구조들 및/또는 임의의 절연 구조에서 활용될 수 있다. 일 예에서, 높은 유전 상수 막 층은, 10보다 큰, 이를테면, 적어도 약 15 내지 45, 이를테면, 약 15 내지 25의 유전 상수를 갖는 지르코늄 함유 재료, 이를테면 지르코늄 산화물(ZrO2)을 포함한다. 높은 유전 상수 막 층의 지르코늄 함유 재료는, 높은 유전 상수 막 층을 비정질 구조로서 렌더링(render)하기 위한 도펀트(dopant)들을 더 포함할 수 있다. 일 예시적인 도펀트는 알루미늄 함유 도펀트일 수 있다. 알루미늄 도펀트를 포함하는 지르코늄 함유 재료는, 낮은 막 누설을 유지하면서 비교적 낮은 범위(예컨대, 약 15 내지 25)의 유전 상수를 가질 수 있다. 알루미늄 도펀트를 포함하는 지르코늄 함유 재료는, 전기적 성능 향상 및 개선을 위해 디스플레이 디바이스들의 임의의 적절한 층들에, 이를테면, 게이트 절연 층, 2개의 전극들 사이에 형성되는 커패시터 층, 층간-절연 층(inter-insulating layer), 에칭 정지(etching stop) 층, 또는 계면 보호 층에 사용될 수 있다.
[0023] 일부 예들에서, 본 개시내용에 설명된 바와 같은 지르코늄 함유 재료는, 하프늄(Hf) 산화물, 도핑된 하프늄, 도핑된 하프늄 산화물 등을 포함하는 하프늄 함유 재료로 교체 또는 대체될 수 있다. 일부 다른 예들에서, 본 개시내용에 설명된 바와 같은 지르코늄 함유 재료는, 알루미늄(Al) 산화물, 도핑된 알루미늄, 도핑된 알루미늄 산화물 등을 포함하는 알루미늄 함유 재료로 교체 또는 대체될 수 있다.
[0024] 본 개시내용의 일부 다른 실시예들은, 디스플레이 디바이스들을 위한, 향상된 전기적 성능(이를테면, 높은 커패시턴스 및 낮은 누설)을 가진 높은 유전 상수를 갖는 복합 막 층을 형성하는 방법들을 제공한다. 그러한 높은 유전 상수(예컨대, 10 및/또는 25보다 큰 유전 상수) 복합 막 층은, 커패시터로서 또는 임의의 적절한 구조들로서 디스플레이 디바이스들에 형성될 수 있다. 높은 유전 상수를 갖는 복합 막 층은, 낮은 결함 밀도, 낮은 불순물들, 낮은 막 누설, 및 높은 유전 상수를 갖는 막 층을 제공할 수 있는 원자 층 증착(ALD) 프로세스에 의해 제조될 수 있다. ALD 프로세스에 의해 형성되는 높은 유전 상수를 갖는 복합 막 층은, TFT 디바이스들 또는 OLED 디바이스들의 커패시터 구조들 및/또는 임의의 절연 구조에서 활용될 수 있다. 일 예에서, 높은 유전 상수를 갖는 복합 막 층은, 25보다 큰 높은 유전 상수를 갖는 복합 막 층을 제공하는, 입방정계(cubic) 구조, 정방정계(tetragonal) 구조, 또는 입방정계 구조와 정방정계 구조의 혼합으로 이루어진 지르코늄 함유 재료, 이를테면, 지르코늄 산화물(ZrO2)을 갖는, 막 층의 제1 부분을 포함한다. 높은 유전 상수를 갖는 복합 막 층은, 낮은 막 누설과 함께 10보다 큰 유전 상수를 갖는 도핑된 지르코늄 함유 재료를 제공하는, 지르코늄 함유 재료를 비정질 구조로서 렌더링하기 위한 도펀트들을 포함하는 지르코늄 함유 재료를 갖는, 막 층의 제2 부분을 더 포함한다. 일 예시적인 도펀트는 알루미늄 함유 도펀트일 수 있다. 높은 유전 상수를 갖는 복합 막 층은, 전기적 성능 향상 및 개선을 위해 디스플레이 디바이스들의 임의의 적절한 층들에, 이를테면, 게이트 절연 층, 2개의 전극들 사이에 형성되는 커패시터 층, 층간-절연 층, 에칭 정지 층, 또는 계면 보호 층에 사용될 수 있다.
[0025] 도 1은, 본원에 설명되는 증착을 수행하는 데 사용될 수 있는 원자 층 증착(ALD) 챔버(100)의 개략적인 횡단면도이다. 다른 증착 시스템들이 대안적으로 활용될 수 있다는 것이 고려된다. ALD 증착 프로세스는, 본원에 설명된 바와 같은 디스플레이 디바이스들에서, 유전체 층, 이를테면, 절연 층, 게이트 절연 층, 에칭 정지 층, 층간(interlayer) 절연체, 커패시터에 대한 유전체 층, 또는 패시베이션(passivation) 층을 형성하는 데 활용될 수 있다. 챔버(100)는 일반적으로, 챔버 바디(body)(101), 리드(lid) 조립체(104), 기판 지지 조립체(106), 및 프로세스 키트(150)를 포함한다. 리드 조립체(104)는 챔버 바디(101) 상에 배치되고, 기판 지지 조립체(106)는 챔버 바디(101) 내에 적어도 부분적으로 배치된다. 챔버 바디(101)는, 프로세싱 챔버(100)의 내부로의 액세스를 제공하도록 챔버 바디(101)의 측벽에 형성되는 슬릿 밸브 개구(108)를 포함한다. 일부 실시예들에서, 챔버 바디(101)는, 진공 시스템(예컨대, 진공 펌프)과 유체 연통(fluid communication)하는 하나 이상의 애퍼쳐(aperture)들을 포함한다. 애퍼쳐들은, 챔버(100) 내의 가스들에 대한 출구를 제공한다. 진공 시스템은, ALD 프로세스들에 적절한 프로세싱 챔버(100) 내의 압력을 유지하도록 프로세스 제어기에 의해 제어된다. 리드 조립체(104)는, 하나 이상의 차동 펌프들 및 퍼지(purge) 조립체들(120)을 포함할 수 있다. 차동 펌프 및 퍼지 조립체들(120)은 벨로우즈(bellows)(122)와 함께 리드 조립체(104)에 장착된다. 벨로우즈(122)는, 펌프 및 퍼지 조립체들(120)이, 가스 누설들에 대한 시일(seal)을 계속 유지하면서 리드 조립체(104)에 대해 수직으로 이동하는 것을 허용한다. 프로세스 키트(150)가 프로세싱 포지션으로 상승될 때, 프로세스 키트(150) 상의 컴플라이언트(compliant) 제1 시일(186) 및 컴플라이언트 제2 시일(188)은 차동 펌프 및 퍼지 조립체들(120)과 접촉하게 된다. 차동 펌프 및 퍼지 조립체들(120)은 진공 시스템(도시되지 않음)과 연결되어 낮은 압력에서 유지된다.
[0026] 도 1에 도시된 바와 같이, 리드 조립체(104)는, 챔버(100) 내에 그리고/또는 프로세스 키트(150) 내에 반응성 종들(reactive species)의 플라즈마를 생성할 수 있는 RF 캐소드(110)를 포함한다. RF 캐소드(110)는, 예컨대 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열되고 그리고 예컨대 냉각 유체들의 순환에 의해 냉각될 수 있다. 가스들을 반응성 종들로 활성화하고 그리고 반응성 종들의 플라즈마를 유지할 수 있는 임의의 전력 소스가 사용될 수 있다. 예컨대, RF 또는 MW(microwave) 기반 전력 디스차지(discharge) 기법들이 사용될 수 있다. 활성화는 또한, 열 기반 기법, 가스 분해(breakdown) 기법, 고강도 광원(예컨대, UV 에너지), 또는 x-선 소스에 대한 노출에 의해 발생될 수 있다.
[0027] 기판 지지 조립체(106)는 챔버 바디(101) 내에 적어도 부분적으로 배치될 수 있다. 기판 지지 조립체(106)는, 챔버 바디 내에서의 프로세싱을 위해 기판(102)을 지지하기 위한 기판 지지 부재 또는 서셉터(susceptor)(130)를 포함할 수 있다. 서셉터(130)는, 챔버 바디(101)의 최하부 표면에 형성된 하나 이상의 개구들(126)을 통해 연장되는 샤프트(124) 또는 샤프트들(124)을 통해 기판 리프트 메커니즘(도시되지 않음)에 커플링될 수 있다. 기판 리프트 메커니즘은, 샤프트들(124) 주위로부터의 진공 누설을 방지하는 벨로우즈(128)에 의해 챔버 바디(101)에 플렉서블하게(flexibly) 시일링될 수 있다. 기판 리프트 메커니즘은, 서셉터(130)가, 도시된 바와 같은 하부 로봇 진입 포지션과, 프로세싱, 프로세스 키트 이송, 및 기판 이송 포지션들 사이로, ALD 챔버(100) 내에서 수직으로 이동되는 것을 허용한다. 일부 실시예들에서, 기판 리프트 메커니즘은 설명된 것들보다 더 적은 포지션들 사이에서 이동한다.
[0028] 일부 실시예들에서, 기판(102)은, 진공 척(chuck)(도시되지 않음), 정전 척(도시되지 않음), 또는 기계식 클램프(도시되지 않음)를 사용하여 서셉터에 고정될 수 있다. 서셉터(130)의 온도는, 기판(102) 및 프로세스 키트(150)의 온도에 영향을 주어 ALD 프로세싱의 성능을 개선하기 위해, ALD 챔버(100)에서의 프로세싱 동안 (예컨대, 프로세스 제어기에 의해) 제어될 수 있다. 서셉터(130)는, 예컨대, 서셉터(130) 내의 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열될 수 있다. 서셉터(130)의 온도는, 예컨대, 챔버(100)의 고온계(pyrometer)들(도시되지 않음)에 의해 결정될 수 있다.
[0029] 도 1에 도시된 바와 같이, 서셉터(130)는, 하나 이상의 리프트 핀들(136)을 수용하기 위해, 서셉터(130)를 통한 하나 이상의 보어(bore)들(134)을 포함할 수 있다. 각각의 리프트 핀(136)은, 리프트 핀(136)이 보어(134) 내에서 자유롭게 슬라이딩(slide)할 수 있도록 장착된다. 지지 조립체(106)는, 지지 조립체(106)가 하부 포지션에 있을 때, 리프트 핀들(136)의 상부 표면이 서셉터(130)의 기판 지지 표면(138) 위에 로케이팅될 수 있도록 이동가능하다. 반대로, 리프트 핀들(136)의 상부 표면은, 지지 조립체(106)가 상승된 포지션에 있을 때, 서셉터(130)의 기판 지지 표면(138) 아래에 로케이팅된다. 챔버 바디(101)에 접촉할 때, 리프트 핀들(136)은, 기판(102)의 하부 표면을 밀어서 서셉터(130)로부터 기판을 리프팅(lifting)한다. 반대로, 서셉터(130)는 기판(102)을 리프트 핀들(136)로부터 상승시킬 수 있다.
[0030] 일부 실시예들에서, 서셉터(130)는, 하나 이상의 컴플라이언트 시일들(139)을 포함할 수 있는 프로세스 키트 절연 버튼들(137)을 포함한다. 프로세스 키트 절연 버튼들(137)은, 서셉터(130) 상에 프로세스 키트(150)를 전달하는 데 사용될 수 있다. 프로세스 키트 절연 버튼들(137)의 하나 이상의 컴플라이언트 시일들(139)은, 서셉터가 프로세스 키트(150)를 프로세싱 포지션으로 리프팅할 때 압축된다.
[0031] 도 2는, 디스플레이 디바이스들, 이를테면, 박막 트랜지스터 디바이스들 또는 OLED 디바이스들에서 사용하기에 적절한 높은 유전 상수 재료 층을 형성하기 위한 프로세스(200)의 일 실시예의 흐름도를 도시한다. 그러한 높은 유전 상수 재료 층은, 커패시터를 형성하기 위한 2개의 금속 층들 사이에 배치되는 커패시터 층으로서 형성될 수 있다. 디스플레이 디바이스들에서 사용되는 높은 유전 상수 재료 층의 적절한 예들은, 게이트 절연 층, 2개의 금속 층들 사이에 배치되는 커패시터 층, 계면 층, 커패시터를 형성하는 데 활용되는 유전체 층, 에칭 정지 층 또는 패시베이션 층 ― 여기에는 절연 재료가 필요함 ― 을 포함한다. 높은 유전 상수 재료 층은, 도 1에 설명된 바와 같은 프로세싱 챔버(100) 또는 다른 적절한 프로세싱 챔버에서 실시될 수 있는 원자 층 증착(ALD) 프로세스 또는 플라즈마 보조 원자 층 증착(ALD) 프로세스(PE-ALD) 또는 이들의 조합에 의해 형성될 수 있다.
[0032] 프로세스(200)는, 동작(202)에서, 도 3a에 도시된 바와 같이, 높은 유전 상수 재료 층을 형성하기 위해, 프로세싱 챔버, 이를테면, 도 1에 도시된 프로세싱 챔버(100)(ALD 챔버) 내로 기판(102)을 이송함으로써 시작된다. 기판(102)은, 기판(102) 상에 상이한 디바이스 구조들 또는 상이한 막 스택(stack)들을 형성하는 것을 용이하게 하기 위해, 사전에 상부에 형성된 막들, 구조들, 또는 층들의 상이한 조합들을 가질 수 있다. 기판(102)은, 유리 기판, 플라스틱 기판, 폴리머 기판, 금속 기판, 단일화(singled) 기판, 롤-투-롤(roll-to-roll) 기판, 또는 박막 트랜지스터를 상부에 형성하기에 적절한 다른 적절한 투명 기판 중 임의의 것일 수 있다.
[0033] 이어서, 동작(204)에서, 기판(102)의 표면(302) 상에 제1 층(304)을 형성함으로써 기판(102) 상에 높은 유전 상수 재료 층(308)(도 3c에 도시됨)을 형성하기 위해, 기판(102)에 대해 원자 층 증착(ALD) 프로세스가 수행된다. 제1 층(304)은, 도 3a에 도시된 바와 같이, 기판(102)의 상부 표면 상에, 반응성 가스상 종(gaseous species)과 함께 또는 반응성 가스상 종 없이, 제1 전구체를 공급하는 것에 의해 제1 반응을 수행함으로써 형성된다. 제1 층(304)은 무기 재료 함유 금속일 수 있다. 원자 층 증착(ALD) 프로세스는, 자기-종결/제한 성장(self-terminating/limiting growth)을 갖는 증착 프로세스이다. ALD 프로세스는, 증착의 각각의 주기(cycle)마다 단지 몇 옹스트롬 또는 단분자층(monolayer) 레벨의 두께를 생성한다. ALD 프로세스는, 프로세싱 챔버 내로 화학물질 및 반응물질을 순차적으로 분배함으로써 제어되며, 이는 주기적으로 반복된다. 기판(102) 상에 ALD 프로세스에 의해 형성될 높은 유전 상수 재료 층의 두께는 반응 사이클들의 횟수에 의존한다. 제1 전구체의 제1 반응은, 기판(102) 상에 흡착(adsorb)되는 분자 층의 제1 원자 층, 이를테면, 제1 층(304)을 제공하며, 제2 반응(동작(206)에서 아래에 추가로 설명될 것임)은, 제1 층(304) 상에 흡착되는 분자 층의 제2 원자 층, 이를테면, 도 3b에 도시된 제2 층(306)을 제공한다.
[0034] 제1 반응은, 약 0.5 Å 내지 약 3 Å의 두께를 갖는 높은 유전 상수 재료 층(308)의 제1 층(304)을 증착할 수 있다.
[0035] 일 예에서, 제1 층(304)을 형성하기 위한 반응의 제1 펄스(pulse)에서 활용되는 제1 전구체는, 지르코늄(Zr) 함유 전구체를 포함한다. 지르코늄 함유 전구체의 적절한 예들은, Zr-유기금속성 전구체들, 이를테면, 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 트리스(디메틸아미노)시클로펜타디에닐 지르코늄 (C5H5)Zr[N(CH3)2]3 등을 포함한다. 본원에서 활용되는 일 특정 예에서, 제1 전구체는 테트라키스(에틸메틸아미노)지르코늄(TEMAZ)이다.
[0036] 원자 층 증착(ALD) 프로세스에 의해 높은 유전 상수 재료 층(308)으로서 Zr 함유 층을 형성하기 위해 Zr 함유 전구체를 활용하는 것은, 양호한 막 특성들, 이를테면, 높은 열적 안정성, 높은 증착률, 낮은 막 누설, 높은 막 밀도, 낮은 결함 밀도 등을 제공할 수 있는 것으로 여겨진다. 각각의 층들에서의 원자들의 강한 접착 및 기판의 표면 상으로의 원자들의 층들의 흡착성은, 전류 누설을 초래할 수 있는 유전체 층에서의 느슨한(loose) 막 구조를 효율적으로 제거할 수 있는 (화학 기상 증착 프로세스에 비해) 높은 막 밀도를 갖는 막 특성을 렌더링하도록, 컴팩트(compact)하고 안정된 결합 구조들을 막 구조들에 제공한다. 더욱이, 높은 막 밀도는 또한, 습기 또는 오염물이 그 막 구조들을 관통하는 것을 방지할 수 있다. 더욱이, 기판 상에 형성되는 단분자층들의 느린 ALD 증착률은 또한, 기판 표면 상의 막 결함들을 보수하는 것을 보조하기 위해, 기판 표면 상에 존재할 수 있는 핀홀(pinhole)들, 포어(pore)들, 피트(pit)들, 또는 결함들에 각각의 단분자층으로부터의 원자들이 점진적으로 충전되는 것을 허용한다.
[0037] 반응의 제1 펄스는, 미리 결정된 시간 인터벌(interval) 동안 지속된다. 본원에서 사용되는 바와 같은 펄스라는 용어는, 프로세스 챔버 내에 주입되는 재료의 도우즈(dose)를 지칭한다. 제1 전구체 또는/및 제2 전구체 및/또는 반응성 가스상 종의 각각의 펄스 사이에, 기판 표면과 미반응된/기판 표면에 의해 미-흡착된 부산물들, 불순물들, 또는 잔류 전구체 가스 혼합물(예컨대, 반응물질 가스 혼합물로부터의 미반응 불순물들 또는 다른 것들)을 제거하여 그들이 프로세싱 챔버 밖으로 펌핑될 수 있게 하기 위해, 제1 전구체 또는/및 제2 전구체 및/또는 반응성 가스상 종의 각각의 또는 다수의 펄스들 사이(예컨대, 상이한 금속 함유 가스와 산소 함유 가스 사이)에 퍼지 가스 혼합물, 이를테면, 질소 가스, 불활성 가스(예컨대, He 또는 Ar)가 프로세싱 챔버 내로 펄싱(pulse)될 수 있다.
[0038] 증착 프로세스 동안 제1 층(304)을 형성하기 위해, Zr 함유 전구체를 포함하는 제1 전구체의 펄싱 동안, 반응성 가스상 종이 제1 전구체(예컨대, 일 예로서, Zr 함유 전구체)와 동시에, 교번적으로(alternatively), 또는 순차적으로 공급될 수 있다. 일 예에서, 제1 전구체와 동시에, 교번적으로, 또는 순차적으로 공급되는 반응성 가스상 종은, 산소 함유 가스들, 이를테면, H2O, O2, O3, CO2, H2O2, NO2, N2O 등일 수 있다. 일 예에서, 산소 함유 가스는 O2 또는 O3이다. 대안적으로, 반응성 가스상 종은, 프로세싱 챔버(100)에 남아 있는 잔류 제1 전구체를 퍼지 아웃(purge out)하기 위해 펌프/퍼지 가스의 펄스가 수행된 이후 공급될 수 있다.
[0039] 반응성 가스상 종과 함께 또는 반응성 가스상 종 없이(예컨대, 제1 전구체 이후 반응성 가스상 종이 공급됨), 제1 전구체의 펄싱 동안, 몇몇 프로세스 파라미터들이 또한 조정된다. 일 실시예에서, 프로세스 압력은, 약 0.1 Torr 내지 약 1 Torr로 제어된다. 프로세싱 온도는, 약 섭씨 40 도 내지 약 섭씨 300 도, 이를테면, 약 섭씨 200 도이다. 일 실시예에서, RF 소스 전력은, 약 500 와트 내지 약 3500 와트, 이를테면 약 3000 와트로 제어된다.
[0040] 따라서, 도 3a에 도시된 제1 층(304)은, 반응성 가스상 종뿐만 아니라 제1 전구체의 제1 펄스 이후, 산소 엘리먼트들뿐만 아니라 Zr 엘리먼트들을 포함할 수 있다. 제1 층(304)은 Zr을 포함하고, 산소 엘리먼트들은 높은 유전 상수 재료 층(308)의 제1 부분을 형성한다.
[0041] 동작(206)에서, 제1 반응 및 펌프/퍼지 프로세스 이후, 도 3b에 도시된 바와 같이, 제1 층(304)에 대한, 반응성 가스상 종과 함께 또는 반응상 가스상 종 없이, 제2 전구체를 포함하는 제2 반응이, 기판(102) 상에 제2 층(306)을 형성한다. 제2 전구체가 또한 금속 함유 전구체이지만 제1 전구체와 상이하다. 일 예에서, 제2 전구체는 알루미늄을 포함한다. 알루미늄을 포함하는 제2 전구체의 적절한 예들은, RxAlyR'zR''v 또는 RxAly(OR')z의 화학식을 가질 수 있으며, 여기서, R, R', 및 R''는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기이고, x, y, z 및 v는 1 내지 8의 범위를 갖는 정수들이다. 다른 실시예에서, 알루미늄 함유 화합물은 Al(NRR')3의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있고, R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있다. 적절한 알루미늄 함유 화합물들의 예들은, 디에틸알루미늄 에톡시드(Et2AlOEt), 트리에틸-트리-2차-부톡시 다이알루미늄(Et3Al2OBu3, 또는 EBDA), 트리메틸알루미늄(TMA), 트리메틸다이알루미늄 에톡시드, 디메틸 알루미늄 이소프로폭시드, 디케부톡시 알루미늄 에톡시드, (OR)2AlR'이며, 여기서, R, R', 및 R''는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 3차 부틸, 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬 기들 등일 수 있다.
[0042] 일 특정 예에서, 알루미늄을 포함하는 제2 전구체는 트리메틸알루미늄(TMA)이다.
[0043] 각각의 반응은, 약 0.5 Å 내지 약 3 Å의 두께를 갖는 높은 유전 상수 재료 층(308)의 제2 층(306)을 증착할 수 있다.
[0044] 제2 전구체로부터 제공되는 제2 금속 엘리먼트들은, 비정질 구조의 결과적인 높은 유전 상수 재료 층(308)을 렌더링하기 위해 높은 유전 상수 재료 층(308)에 도핑되는 도펀트로서 고려될 수 있는 것으로 여겨진다. 원자 층 증착 프로세스에 의해 형성되는 ZrO2 층은 종종, 적어도 약 25 내지 약 50의 유전 상수를 제공하는, 입방정계 또는 정방정계 위상의 결정질(crystalline) 구조로 결과적인 ZrO2를 제공한다. 그러나, 재료의 유전 상수가 증가함에 따라, 재료의 밴드 갭(band gap)이 감소되어, 디바이스에서 높은 누설 전류가 유발된다. 따라서, 재료에 도펀트(이를테면, 제2 엘리먼트)를 제공함으로써, 재료의 결정질 구조가 비정질 상태로 변경될 수 있으며, 그에 따라, 특정한 미리 결정된 레벨의 유전 상수를 낮추어, 전류 누설이 원하는 낮은 레벨로 유지된다. 예컨대, ZrO2 구조 내에 도펀트(이를테면, 알루미늄을 포함하는 제2 금속 엘리먼트)를 제공함으로써, 결과적인 ZrO2 구조를 비정질이 되게 할 수 있으며, 그에 따라, 비정질 알루미늄 도핑된 ZrO2의 유전 상수가 약 15 내지 약 25의 범위로 유지된다.
[0045] 제2 반응은, 미리 결정된 시간 인터벌 동안 지속되어 알루미늄을 포함하는 제2 층(306)을 형성한다. 증착 프로세스 동안 제2 층(306)을 형성하기 위해, Al 함유 전구체를 포함하는 제2 전구체의 펄싱 동안, 반응성 가스상 종이 제2 전구체(예컨대, 일 예로서, Al 함유 전구체)와 동시에, 교번적으로, 또는 순차적으로 공급될 수 있다. 일 예에서, 제1 전구체와 동시에, 교번적으로, 또는 순차적으로 공급되는 반응성 가스상 종은, 산소 함유 가스들, 이를테면, H2O, O2, O3, CO2, H2O2, NO2, N2O 등일 수 있다. 일 예에서, 산소 함유 가스는 O2 또는 O3이다. 대안적으로, 반응성 가스상 종은, 프로세싱 챔버(100)에 남아 있는 잔류 제2 전구체를 퍼지 아웃하기 위해 펌프/퍼지 가스의 펄스가 수행된 이후 공급될 수 있다.
[0046] 반응성 가스상 종과 함께 또는 반응성 가스상 종 없이(예컨대, 제2 전구체 이후 반응성 가스상 종이 공급됨), 제2 전구체의 공급 동안, 몇몇 프로세스 파라미터들이 또한 조정된다. 일 실시예에서, 프로세스 압력은, 약 0.1 Torr 내지 약 1 Torr로 제어된다. 프로세싱 온도는, 약 섭씨 40 도 내지 약 섭씨 300 도, 이를테면, 약 섭씨 200 도이다. RF 소스 전력은, 약 500 와트 내지 약 3500 와트, 이를테면 약 3000 와트로 제어된다.
[0047] 따라서, 도 3b에 도시된 제2 층(306)은, 반응성 가스상 종뿐만 아니라 제2 전구체의 제2 펄스 이후, 산소 엘리먼트들뿐만 아니라 Al 엘리먼트들을 포함할 수 있다. 제2 층(306)은 Al을 포함하고, 산소 엘리먼트들은 높은 유전 상수 재료 층(308)의 제2 부분을 형성한다.
[0048] 동작(204)에서의 제1 반응 및 동작(206)에서의 제2 반응은, 전체 높은 유전 상수 재료 층(308)의 원하는 두께에 도달할 때까지 (루프(207)로 표시된 바와 같이) 반복적으로 수행되어, 최상부 제1 층(304') 및 최상부 제2 층(306')을 형성할 수 있다는 것이 유의된다.
[0049] 동작(208)에서, 동작(204 및 206)에서의 반응들의 제1 펄스 및 제2 펄스의 다수의 반복되는 사이클들 이후, 이어서, 도 3c에 도시된 바와 같이, 높은 유전 상수 재료 층(308)이 기판 상에 형성된다. 일 예에서, 높은 유전 상수 재료 층(308)을 형성하기 위해, 총 약 200 사이클들의 동작(204 및 206)이 수행될 수 있다. 결과적인 높은 유전 상수 재료 층(308)은, 원하는 두께(310)에 도달할 때까지의 반복되는 제1 및 제2 층들(최하부 제1 및 제2 층(304, 306), 및 최상부 제1 및 제2 층(304', 306'로 도시됨))의 다수의 층들을 포함할 수 있다. 일 예에서, 원하는 두께(310)는 약 25 nm 내지 약 90 nm일 수 있다. 높은 유전 상수 재료 층(308)은, 약 15 내지 25의 유전 상수, 및 약 1E-8A/cm2 또는 그 미만의 막 누설을 가질 수 있다. 높은 유전 상수 재료 층(308)은, 6 atm. % 내지 약 20 atm. %(Zr과 Al의 엘리먼트들 사이)의 도핑 농도로 ZrO2 구조에 알루미늄 도펀트를 갖는다.
[0050] 증착 프로세스(200)는, 유전 상수가 10보다 큰, 이를테면, 15보다 큰, 예컨대, 약 15 내지 25인 높은 유전 상수 재료 층을 형성한다. 일 예에서, 결과적인 높은 유전 상수 재료 층(308)은, 비정질 구조를 갖는 Al 도펀트들을 가진 ZrO2 층이다.
[0051] 도펀트는, 높은 유전 상수 재료 층(308)에서 초래되는 유전 상수의 범위에 영향을 미칠 수 있다는 것이 유의된다. 일 예에서, ZrO2 구조의 알루미늄 도펀트가 (Zr과 Al의 엘리먼트들 사이의) 5 atm. % 미만으로 제어될 수 있는 도핑 농도를 가질 때, 이는, 약 25 내지 45의 유전 상수를 갖는 실질적으로 결정질 구조의 구조를 가진 높은 유전 상수 재료 층(308)을 초래할 수 있다. 다른 예에서, 6 atm. % 내지 약 20 atm. %(Zr과 Al의 엘리먼트들 사이)로 제어될 수 있는 도핑 농도를 갖는 ZrO2 구조의 알루미늄 도펀트는, 약 15 내지 25의 유전 상수를 갖는 비정질 구조의 구조를 가진 높은 유전 상수 재료 층(308)을 초래할 수 있다. 또 다른 예에서, 20 atm. % 내지 약 100 atm. %(Zr과 Al의 엘리먼트들 사이)로 제어될 수 있는 도핑 농도를 갖는 ZrO2 구조의 알루미늄 도펀트는, 약 9 내지 15의 유전 상수를 갖는 비정질 구조의 구조를 가진 높은 유전 상수 재료 층(308)을 초래할 수 있다.
[0052] 일부 예들에서, 높은 유전 상수 재료 층(308)의 Al 도펀트들은 또한 실리콘 도펀트들로 대체될 수 있다. 예컨대, 실리콘 함유 도펀트, 이를테면 SiO2가 또한, 유전 상수가 15보다 큰, 예컨대, 약 15 내지 25인 막 층을 형성하기 위해 ZrO2 재료에서 사용될 수 있다.
[0053] 도 4는, 디스플레이 디바이스들, 이를테면, 박막 트랜지스터 디바이스들 또는 OLED 디바이스들에서 사용하기에 적절한, 높은 유전 상수뿐만 아니라 낮은 막 누설을 갖는 복합 막 층을 형성하기 위한 프로세스(400)의 일 실시예의 흐름도를 도시한다. 높은 유전 상수를 갖는 그러한 복합 막 층은, 커패시터를 형성하기 위한 2개의 금속 층들 사이에 배치되는 커패시터 층으로서 형성될 수 있다. 디스플레이 디바이스들에서 사용되는 높은 유전 상수를 갖는 복합 막 층의 적절한 예들은, 게이트 절연 층, 2개의 금속 층들 사이에 배치되는 커패시터 층, 계면 층, 커패시터를 형성하는 데 활용되는 유전체 층, 에칭 정지 층 또는 패시베이션 층 ― 여기에는 절연 재료가 필요함 ― 을 포함한다. 높은 유전 상수 재료 층은, 도 1에 설명된 바와 같은 프로세싱 챔버(100) 또는 다른 적절한 프로세싱 챔버에서 실시될 수 있는 원자 층 증착(ALD) 프로세스 또는 플라즈마 보조 원자 층 증착 프로세스(PE-ALD) 또는 이들의 조합에 의해 형성될 수 있다.
[0054] 프로세스(400)는, 동작(402)에서, 도 5a에 도시된 바와 같이, 기판(102) 상에 높은 유전 상수를 갖는 복합 막 층(502)을 형성하기 위해, 프로세싱 챔버, 이를테면, 도 1에 도시된 프로세싱 챔버(100)(ALD 챔버) 내로 기판(102)을 이송함으로써 시작된다.
[0055] 이어서, 동작(404)에서, 도 5a에 도시된 바와 같이, 복합 막 층(502)의 제1 층(510)을 형성하기 위해, 원자 층 증착(ALD) 프로세스가 기판(102)에 대해 수행된다. 복합 막 층(502)의 제1 층(510)은, ALD 프로세스에 의해 형성될 수 있다. 제1 층(510)은, 도 5a에 도시된 바와 같이, 기판(102) 상에, 반응성 가스상 종과 함께 또는 반응성 가스상 종 없이, 전구체 가스 혼합물들(하나 초과의 타입의 전구체 가스 혼합물들)을 연속적으로 펄싱하는 것에 의해, ALD 프로세스의 제1 타입의 반응을 수행함으로써 형성될 수 있으며, 제1 층(510)을 형성하는 것은 무기 재료 함유 금속일 수 있다. 반응성 가스상 종은, 전구체 가스 혼합물들과 동시에, 교번적으로, 또는 순차적으로 펄싱되어 복합 막 층(502)의 제1 층(510)을 형성할 수 있다는 것이 유의된다. 전구체 가스 혼합물들 및 반응성 가스상 종의 펄스들 사이에, 다른 펄스 이전에 프로세싱 챔버로부터 전구체 잔류물들을 제거하기 위해 펌프/퍼지 프로세스가 수행될 수 있다.
[0056] 기판(102) 상에 ALD 프로세스에 의해 형성될 복합 막 층(502)의 두께(화살표(506)로 나타냄)는 반응 사이클들의 횟수에 의존한다. 일 예에서, 복합 막 층(502)의 제1 층(510)은 약 25 nm 내지 약 90 nm의 두께를 갖는다.
[0057] 일 예에서, 제1 층(510)을 형성하는 데 활용되는 전구체 혼합물들은, 알루미늄 도핑된 지르코늄(Zr) 함유 층을 형성하기 위해, 반응성 가스상 종과 함께 또는 반응성 가스상 종 없이, 지르코늄 함유 전구체 및 알루미늄 함유 전구체를 교번적으로 또는 순차적으로 공급하는 것을 포함할 수 있다. 적절한 지르코늄 함유 전구체는, Zr-유기금속성 전구체들, 이를테면, 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 트리스(디메틸아미노)시클로펜타디에닐 지르코늄 (C5H5)Zr[N(CH3)2]3 등을 포함한다. 본원에서 활용되는 일 특정 예에서, 지르코늄 함유 전구체는 테트라키스(에틸메틸아미노)지르코늄(TEMAZ)이다.
[0058] 알루미늄 함유 전구체의 적절한 예들은, RxAlyR'zR''v 또는 RxAly(OR')z의 화학식을 가질 수 있으며, 여기서, R, R', 및 R''는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기이고, x, y, z 및 v는 1 내지 8의 범위를 갖는 정수들이다. 다른 실시예에서, 알루미늄 함유 화합물은 Al(NRR')3의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있고, R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있다. 적절한 알루미늄 함유 화합물들의 예들은, 디에틸알루미늄 에톡시드(Et2AlOEt), 트리에틸-트리-2차-부톡시 다이알루미늄(Et3Al2OBu3, 또는 EBDA), 트리메틸알루미늄(TMA), 트리메틸다이알루미늄 에톡시드, 디메틸 알루미늄 이소프로폭시드, 디케부톡시 알루미늄 에톡시드, (OR)2AlR'이며, 여기서, R, R', 및 R''는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 3차 부틸, 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬 기들 등일 수 있다. 일 특정 예에서, 알루미늄 함유 전구체는 트리메틸알루미늄(TMA)이다.
[0059] 반응성 가스상 종은, 산소 함유 가스들, 이를테면, H2O, O2, O3, H2O2, CO2, NO2, N2O 등일 수 있다. 일 예에서, 산소 함유 가스는 O2 또는 O3이다.
[0060] 제1 층(510)(예컨대, Zr 함유 층)에 형성 및 도핑되는 제2 금속 엘리먼트들, 예컨대, 알루미늄 함유 도펀트들은, 비정질 구조로서 ZrO2 층의 제1 층(510)을 렌더링하기 위해 복합 막 층(502)에 도핑되는 도펀트들로서 고려될 수 있는 것으로 여겨진다. 원자 층 증착 프로세스에 의해 형성되는 ZrO2 층은 종종, 적어도 25보다 큰, 이를테면, 약 25 내지 약 50의 유전 상수를 제공하는, 입방정계 위상 또는 정방정계 위상 또는 입방정계 위상과 정방정계 위상의 혼합으로 이루어진 결정질 구조의 ZrO2를 제공한다. 그러나, 재료의 유전 상수가 증가함에 따라, 재료의 밴드 갭이 감소되어, 디바이스에서 높은 누설 전류가 유발된다. 따라서, 첨단 기술에 대해, 더 높은 커패시턴스를 갖는 커패시터를 제공하기 위해서는 유전체 층의 더 높은(예컨대, 25보다 큰) 유전 상수가 바람직하다. 대조적으로, 유전체 층의 더 높은(예컨대, 25보다 큰) 유전 상수는 또한 높은 막 누설을 종종 초래하며, 이는 결국, 디바이스 장애를 유발할 수 있다. 따라서, 비교적 낮은(예컨대, 10보다 크지만 25보다는 작은) 유전 상수를 갖는, 복합 막 층(502)의 제1 층(510)을 형성함으로써, 복합 막 층(502)이 특정 정도의 낮은 막 누설을 유지할 수 있다. 따라서, 복합 막 층(502)의 제1 층(510)에 형성되는 도펀트(이를테면, 알루미늄 도펀트들)를 제공함으로써, 재료의 결정질 구조가 비정질 상태로 변경될 수 있으며, 그에 따라, 특정한 미리 결정된 레벨의 유전 상수를 낮추어, 전류 누설이 원하는 낮은 레벨로 유지된다. 예컨대, 제1 층(510)을 형성하기 위해 ZrO2 구조 내에 알루미늄 도펀트를 제공함으로써, 결과적인 ZrO2 구조를 비정질 상태로 렌더링할 수 있으며, 그에 따라, 비정질 알루미늄 도핑된 ZrO2의 유전 상수가 25보다 작지만 10을 초과하는 원하는 범위로 유지된다. 후속하여, 동작(406)에서 아래에 상세히 설명될 바와 같이, 결과적인 복합 막 층(502)의 커패시턴스를 증가시키기 위해, 입방정계 위상 또는 정방정계 위상 또는 입방정계 위상과 정방정계 위상의 혼합으로 이루어진 결정질 구조의 ZrO2(예컨대, 25보다 큰 유전 상수)에 의해 복합 막 층(502)의 제2 층(512)이 형성된다.
[0061] 일 예에서, 제1 층(510)을 형성하기 위한 제1 타입의 반응에서 공급되는 전구체 가스 혼합물들은, 반응성 가스상 종으로서 산소 함유 가스와 함께 또는 산소 함유 가스 없이, Zr 함유 전구체를 포함하는 제1 전구체를 펄싱하는 것을 포함한다. 산소 함유 가스가 Zr 함유 전구체와 함께 공급되지 않는 예에서, 산소 함유 가스는, Zr 함유 전구체가 프로세싱 챔버(100)에 공급된 이후 그리고 펌프/퍼지 프로세스 이후 공급될 수 있다. Zr 함유 전구체를 포함하는 제1 전구체가 펄싱된 이후, 이어서, Al 함유 전구체를 포함하는 제2 전구체가 펄싱되어 제1 층(510)을 형성하는 것을 계속할 수 있어서, 알루미늄 도핑된 ZrO2 층으로서 제1 층(510)이 형성된다. 유사하게, Al 함유 전구체를 포함하는 제2 전구체가 반응성 가스상 종으로서 산소 함유 가스와 함께 또는 산소 함유 가스 없이 공급될 수 있다. 산소 함유 가스가 Al 함유 전구체와 함께 공급되지 않는 예에서, 산소 함유 가스는, Al 함유 전구체가 프로세싱 챔버(100)에 공급된 이후 그리고 펌프/퍼지 프로세스 이후 공급될 수 있다. Zr 함유 전구체를 포함하는 제1 전구체 및 Al 함유 전구체를 포함하는 제2 전구체를 공급하는 시퀀스는 반전될 수 있거나 또는 필요에 따라 임의의 순서로 이루어질 수 있다는 것이 유의된다. 반응성 가스상 종은 항상, 제1 및 제2 전구체들의 각각의 펄스 사이에 공급되어 ZrO2 또는 Al 도핑된 ZrO2를 형성할 반응성 종으로서 기능한다는 것이 유의된다.
[0062] 동작(404)에서의 제1 타입의 반응의 펄스들은 미리 결정된 시간 인터벌 동안 지속된다. 본원에서 사용되는 바와 같은 펄스라는 용어는, 프로세스 챔버 내에 주입되는 재료의 도우즈를 지칭한다. 제1 전구체 또는/및 제2 전구체 및/또는 반응성 가스상 종의 각각의 펄스 사이에, 기판 표면과 미반응된/기판 표면에 의해 미-흡착된 부산물들, 불순물들, 또는 잔류 전구체 가스 혼합물(예컨대, 반응물질 가스 혼합물로부터의 미반응 불순물들 또는 다른 것들)을 제거하여 그들이 프로세싱 챔버 밖으로 펌핑될 수 있게 하기 위해, 제1 전구체 또는/및 제2 전구체 및/또는 반응성 가스상 종의 각각의 또는 다수의 펄스들 사이(예컨대, 상이한 금속 함유 가스와 산소 함유 가스 사이)에 퍼지 가스 혼합물, 이를테면, 질소 가스, 불활성 가스(예컨대, He 또는 Ar)가 프로세싱 챔버 내로 펄싱될 수 있다.
[0063] 복합 막 층(502)의 제1 층(510)은, 10보다 큰, 이를테면 15 내지 25의 유전 상수 및 약 1E-8A/cm2 또는 그 미만의 막 누설을 가질 수 있다. 복합 막 층(502)의 제1 층(510)은, 약 6 atm. % 내지 약 20 atm. %(Zr과 Al의 엘리먼트들 사이)의 도핑 농도로 ZrO2 구조에 알루미늄 도펀트를 갖는다.
[0064] 동작(404)에서 제1 층(510)을 형성하는 제1 타입의 반응 동안, 몇몇 프로세스 파라미터들이 또한 조정된다. 일 실시예에서, 프로세스 압력은, 약 0.1 Torr 내지 약 1 Torr로 제어된다. 프로세싱 온도는, 약 섭씨 40 도 내지 약 섭씨 300 도, 이를테면, 약 섭씨 200 도이다. RF 소스 전력은, 약 500 와트 내지 약 3500 와트, 이를테면 약 3000 와트로 제어된다.
[0065] 도펀트는, 제1 층(510)에서 초래되는 유전 상수의 범위에 영향을 미칠 수 있다는 것이 유의된다. 일 예에서, ZrO2 구조의 알루미늄 도펀트가 (Zr과 Al의 엘리먼트들 사이의) 5 atm. % 미만으로 제어될 수 있는 도핑 농도를 가질 때, 이는, 약 25 내지 45의 유전 상수를 갖는 실질적으로 결정질 구조의 구조를 가진 결과적인 제1 층(510)을 초래할 수 있다. 다른 예에서, 5 atm. % 내지 약 20 atm. %(Zr과 Al의 엘리먼트들 사이)로 제어될 수 있는 도핑 농도를 갖는 ZrO2 구조의 알루미늄 도펀트는, 약 15 내지 25의 유전 상수를 갖는 비정질 구조의 구조를 가진 결과적인 제1 층(510)을 초래할 수 있다. 또 다른 예에서, 20 atm. % 내지 약 100 atm. %(Zr과 Al의 엘리먼트들 사이)로 제어될 수 있는 도핑 농도를 갖는 ZrO2 구조의 알루미늄 도펀트는, 약 9 내지 15의 유전 상수를 갖는 비정질 구조의 구조를 가진 결과적인 제1 층(510)을 초래할 수 있다.
[0066] 일부 예들에서, 제1 층(510)의 Al 도펀트들은 또한 실리콘 도펀트들로 대체될 수 있다. 예컨대, 실리콘 함유 도펀트, 이를테면 SiO2가 또한, 유전 상수가 15보다 큰, 예컨대, 약 15 내지 25인 막 층을 형성하기 위해 ZrO2 재료에서 사용될 수 있다.
[0067] 동작(406)에서, 복합 막 층(502)의 제1 층(510)이 형성된 이후, 복합 막 층(502)을 형성하기 위해 수행되는 ALD 프로세스의 제2 타입의 반응에 의해 제1 층(510) 상에 제2 층(512)이 형성된다. 제2 층(512)은, 화살표들(514)로 나타낸 두께를 갖는다. 위에 논의된 바와 같이, 원하는 낮은 막 누설을 가지면서 원하는 높은 유전 상수 레벨로 결과적인 복합 막 층(502)을 유지하기 위해, 제2 층(512)은, 적어도 25보다 큰, 이를테면, 약 35 내지 약 50의 유전 상수를 제공하는, 입방정계 위상 또는 정방정계 위상 또는 입방정계 위상과 정방정계 위상의 혼합으로 이루어진 결정질 구조의 ZrO2 층을 주로 갖도록 형성된다. 원자 층 증착 프로세스에 의해 형성되는 ZrO2 층의 제2 층(512)은 종종, 비정질 및 결정질 구조들을 포함하는 원하는 2개-층 구조를 갖는 결과적인 복합 막 층(502)을 제공하기 위해, (예컨대, 입방정계 위상 및/또는 정방정계 위상 또는 이들의 결합들로 이루어진) 결정질 구조의 결과적인 ZrO2를 제공한다.
[0068] 최소 Al 도펀트 농도(예컨대, 5 원자 % 미만)를 제어함으로써, 제2 층(512)의 (예컨대, 입방정계 위상 및/또는 정방정계 위상 또는 이들의 결합들로 이루어진) 결정질 구조가 또한 획득될 수 있다는 것이 유의된다.
[0069] 원자 층 증착(ALD) 프로세스에 의한 결과적인 복합 막 층(502)의 제2 층(312)으로서 Zr 함유 층을 활용하는 것은, 양호한 막 특성들, 이를테면, 높은 열적 안정성, 높은 증착률, 높은 막 밀도, 낮은 결함 밀도 등을 제공할 수 있는 것으로 여겨진다.
[0070] 일 예에서, 제2 층(512)을 형성하기 위한 제2 타입의 반응에서 공급되는 전구체 가스 혼합물은, 반응성 가스상 종으로서 산소 함유 가스와 함께 또는 산소 함유 가스 없이, Zr 함유 전구체를 포함하는 전구체를 펄싱하는 것을 포함한다. 산소 함유 가스가 Zr 함유 전구체와 함께 공급되지 않는 예에서, 산소 함유 가스는, Zr 함유 전구체가 프로세싱 챔버(100)에 공급된 이후 그리고 펌프/퍼지 프로세스 이후 공급될 수 있다.
[0071] 증착 프로세스 동안 제2 층(512)을 형성하기 위해, Zr 함유 전구체를 포함하는 전구체의 공급 동안, 반응성 가스상 종이 전구체(예컨대, 일 예로서, Zr 함유 전구체)와 동시에, 교번적으로, 또는 순차적으로 공급될 수 있다. 반응성 가스상 종은, 프로세싱 챔버(100)에 남아 있는 잔류 제1 전구체를 퍼지 아웃하기 위해 펌프/퍼지 가스의 펄스가 수행된 이후 공급될 수 있다. 동작(406)에서의 제2 타입의 반응의 펄스들은 미리 결정된 시간 인터벌 동안 지속된다. 전구체 및/또는 반응성 가스상 종의 각각의 펄스 사이에, 기판 표면과 미반응된/기판 표면에 의해 미-흡착된 불순물들 또는 잔류 전구체 가스 혼합물(예컨대, 반응물질 가스 혼합물로부터의 미반응 불순물들 또는 다른 것들)을 제거하여 그들이 프로세싱 챔버 밖으로 펌핑될 수 있게 하기 위해, 전구체 및/또는 반응성 가스상 종의 각각의 또는 다수의 펄스들 사이(예컨대, 금속 함유 가스와 산소 함유 가스 사이)에 퍼지 가스 혼합물, 이를테면, 질소 가스, 불활성 가스(예컨대, He 또는 Ar)가 프로세싱 챔버 내로 펄싱될 수 있다. 반응성 가스상 종은 항상, 전구체의 각각의 펄스 사이에 공급되어 제2 층(512)으로서의 ZrO2를 형성할 반응성 종으로서 기능한다는 것이 유의된다.
[0072] 복합 막 층(502)의 제2 층(512)은, 25보다 큰, 이를테면 25 내지 50의 유전 상수를 가질 수 있다. 일 예에서, 복합 막 층(502)의 제2 층(512)은 약 25 nm 내지 약 90 nm의 두께를 갖는다.
[0073] 동작(406)에서 제2 층(512)을 형성하는 제2 타입의 반응 동안, 몇몇 프로세스 파라미터들이 또한 조정된다. 일 실시예에서, 프로세스 압력은, 약 0.1 Torr 내지 약 1 Torr로 제어된다. 프로세싱 온도는, 약 섭씨 40 도 내지 약 섭씨 300 도, 이를테면, 약 섭씨 200 도이다. RF 소스 전력은, 약 500 와트 내지 약 3500 와트, 이를테면 약 3000 와트로 제어된다.
[0074] 일 예에서, 제1 층(510)(예컨대, 알루미늄 도핑된 ZrO2 층)을 형성하기 위해 동작(404)에서 공급되는, 알루미늄을 포함하는 제2 전구체는, 제1 층(510)이 원하는 두께에 도달했을 때 공급이 제거될 수 있으며, 그에 따라, 지르코늄을 포함하는 제1 전구체가 (반응성 종과 함께 또는 반응성 종 없이) 계속해서 펄싱 및 공급되게 하여, 주로 지르코늄 산화물을 포함하는 제2 층(512)이 형성되게 한다. 반응성 가스상 종은 항상, Zr을 포함하는 제1 전구체 및/또는 Al을 포함하는 제2 전구체의 각각의 펄스 사이에 공급되어 ZrO2 또는 Al 도핑된 ZrO2를 형성할 반응성 종으로서 기능한다는 것이 유의된다.
[0075] 제1 층(510)과 제2 층(512) 간의 두께 비를 조정함으로써, 결과적인 복합 막 층(502)은, 약 15 내지 약 35의 평균 막 유전 상수를 가질 수 있다.
[0076] 기판(102) 상에 형성되는 제1 층 및 제2 층(510, 512)의 순서는 임의의 순서로 이루어질 수 있거나 또는 가능한 한 여러 번 이루어질 수 있다는 것이 유의된다. 예컨대, 복합 막 층(502)은, 임의의 순서로, 필요한 만큼의 많은 반복되는 제1 층 및 제2 층(510, 512)을 가질 수 있다.
[0077] 일부 예들에서, 도 5a-5b의 복합 막 층(502) 또는 도 3a-3c의 높은 유전 상수 재료 층(308)은 또한, Zr 함유 층들보다는 알루미늄 함유 층들 또는 하프늄 함유 층들로서 형성될 수 있다.
[0078] 일 예에서, 필요한 경우, 디바이스 구조의 높은 유전 상수 재료 층(308) 위, 또는 복합 막 층(502) 위, 또는 높은 유전 상수 재료 층(308)과 기판 사이, 또는 기판과 복합 막 층(502) 사이의 계면에 부가적인 알루미늄 함유 층(이를테면, Al2O3 및 Al2N3)이 형성될 수 있다.
[0079] 부가적으로, 제1 층 및 제2 층(510, 512)의 계면, 위, 또는 아래에 부가적인 알루미늄 함유 층이 형성되는 대신, 도 5c에 도시된 바와 같이, 제2 층(512) 상에 부가적인 층(515)이 형성될 수 있다. 유사하게, 부가적인 층(515)은 또한, ALD 또는 PE-ALD 프로세스에 의해 형성될 수 있다. 위에 논의된 바와 같이, 원하는 낮은 막 누설을 가지면서 원하는 높은 유전 상수 레벨로 결과적인 복합 막 층(502)을 유지하기 위해, 제2 층(512) 상에 형성되는 부가적인 층(515)은 고도로(heavily) 알루미늄 도핑된 ZrO2 층일 수 있으며, 이는, 주로 알루미늄 산화물을 포함하는 비정질 상태인 부가적인 층(515)을 렌더링한다. 부가적인 층(515)은 약 9 내지 약 15의 유전 상수를 가질 수 있다. ZrO2 층의 Al의 농도는, 20 원자 % 초과, 이를테면, 약 20 원자 % 내지 약 100 원자 %이다.
[0080] 고도로 도핑된 ZrO2 층은, 도 5c에서 부가적인 층(517)으로서 점선으로 도시된 바와 같이, 기판(102) 위에 그리고 제1 층(510) 아래에 형성될 수 있다는 것이 유의된다. 또한, 제1 층 및 제2 층(510, 512)을 형성하기 위한 순서는 임의의 배열(arrangement)로 이루어질 수 있는데, 이를테면, 필요에 따라, 기판(102)(또는 부가적인 층(517))과 접촉하게 제2 층(512)을 먼저 형성한 다음에 그에 후속하는 제1 층(510)을 기판(512) 상에 형성한다.
[0081] 도 6a는, 디스플레이 디바이스들에서 활용되는 기판(102) 상에 형성될 수 있는 단순한 커패시터 구조(606)(예컨대, MIM(metal-insulating-metal) 구조)를 도시한다. 커패시터 구조(606)는 최상부 전극(604) 및 최하부 전극(602)을 포함하며, 이들 전극들 사이에, 복합 막 층(502)이 배치된다. 복합 막 층(502)은, 알루미늄 도핑된 ZrO2의 제1 층(510) 및 ZrO2의 제2 층(512)을 포함한다. 복합 막 층(502)은, 커패시터 구조(606)를 형성하기 위한, 전극들(604, 602) 사이의 커패시터 층으로서 기능하기 위해, 높은 유전 상수(예컨대, 유전 상수가 35 내지 50인 부분 및 15 내지 25인 부분)를 제공한다. 커패시터 구조(606)에서 커패시터 층으로서 기능하는 복합 막 층(502)은 또한, 필요에 따라, 임의의 개수의 층들의 형태일 수 있다. 대안적으로, 커패시터 구조(606)는, 도 6b에 도시된 바와 같은 커패시터 구조(606)를 형성하기 위해 사이에 배치되는 커패시터 층으로서, 도 3에서 위에 설명된 바와 같이, 높은 유전 상수 재료 층(308)을 가질 수 있다. 커패시터 층은, 알루미늄 도펀트들을 포함하는 ZrO2를 포함하는 하이-k(high-k) 재료를 포함한다. 커패시터 구조에서 커패시터 층으로서 기능하는 높은 유전 상수 재료 층(308)은 또한, 필요에 따라, 임의의 개수의 층들의 형태일 수 있다.
[0082] 도 7a는, 커패시터를 형성하기 위해 TFT 구조(750)에서 도 5a-5b의 복합 막 층(502) 또는 도 3a-3c의 높은 유전 상수 재료 층(308)을 활용하는 TFT 구조(750)의 예를 도시한다. 기판(102) 상에 형성되는 예시적인 TFT 디바이스 구조(750)의 일부분이 도 7a에 도시된다. TFT 디바이스 구조(750)는, OLED 디바이스에 대한 저온 폴리실리콘(LTPS; low temperature polysilicon) TFT를 포함한다. LTPS TFT 디바이스 구조(750)는, 상부에 배치된 선택적 절연 층(704)이 있는 또는 그러한 층이 없는 광학적으로 투명한 기판(102) 상에 형성된 소스 구역(709a), 채널 구역(708), 및 드레인 구역(709b)을 갖도록 만들어진 MOS 디바이스들이다. 일반적으로, 소스 구역(709a), 채널 구역(708), 및 드레인 구역(709b)은, 통상적으로 이후에 열 또는 레이저 프로세싱되어 폴리실리콘 층을 형성하는 초기에 증착된 비정질 실리콘(a-Si) 층으로부터 형성된다. 소스, 드레인, 및 채널 구역들(709a, 708, 709b)은, 광학적으로 투명한 기판(102) 상의 영역들을 패터닝하고 그리고 증착된 초기 a-Si 층(이후, 열적으로 프로세싱되거나 레이저 프로세싱(예컨대, 엑시머 레이저 어닐링(Excimer Laser Annealing) 프로세스)되어 폴리실리콘 층을 형성함)을 이온 도핑함으로써 형성될 수 있다. 이어서, 게이트 전극(714)을 채널 구역(708), 소스 구역(709a), 및 드레인 구역(709b)으로부터 격리시키기 위해, 게이트 절연 층(706)(예컨대, 도 2의 프로세스(200)에 의해 형성된 도 3a-3c의 높은 유전 상수 재료 층(308) 또는 도 4의 프로세스(400)에 의해 형성된 높은 유전 상수를 갖는 도 5a-5b의 복합 막 층(502) 또는 절연 층)이, 증착된 폴리실리콘 층(들)의 최상부 상에 증착될 수 있다. 게이트 전극(714)은 게이트 절연 층(706)의 최상부 상에 형성된다. 게이트 절연 층(706)은 또한 일반적으로 게이트 산화물 층으로 알려져 있다. 이어서, TFT 디바이스의 제어를 허용하기 위해, 커패시터 층(713)(예컨대, 이는 또한, 도 2의 프로세스(200)에 의해 형성된 도 3a-3c의 높은 유전 상수 재료 층(308) 또는 도 4의 프로세스(400)에 의해 형성된 높은 유전 상수를 갖는 도 5a-5b의 복합 막 층(502) 또는 절연 층일 수 있음) 및 디바이스 연결들이 절연 재료를 통해 만들어진다. 도 7a에 원들로 표시된 바와 같이, TFT 디바이스 구조(750)의 게이트 절연 층(706) 및 커패시터 층(713)은 또한, 상부에 형성된 제1 층(510) 및 제2 층(512)을 포함하는 높은 유전 상수뿐만 아니라 낮은 막 누설을 갖는 복합 막 층(502)에 의해, 또는 제1 층(304) 및 제2 층(306)을 포함하는 높은 유전 상수 재료 층(308)에 의해 제조될 수 있다.
[0083] 도 7a의 디바이스 구조(750)는, 디바이스 구조(750)에 게이트 절연 층(706) 또는 커패시터 층(713) 중 어느 하나 또는 둘 모두를 형성하는 데 활용되는, 디바이스 구조(750) 내의 일부 위치들에서 복합 막 층(502) 및 높은 유전 상수 재료 층(308)이 어느 위치에 활용될 수 있는지에 관한 설명 및 해설의 용이성을 위해 단지 부분적으로 형성되어 있다.
[0084] 커패시터 층(713)이 형성된 후에, 층간 절연체(730)가 커패시터 층(713) 상에 형성될 수 있다. 층간 절연체(730)는, 임의의 적절한 유전체 층, 이를테면, 실리콘 산화물 또는 실리콘 질화물 재료들일 수 있다. 층간 절연체(730)는, 커패시터 층(713) 상에 형성된 단일 층의 형태일 수 있다. 대안적으로, 층간 절연체(730)는, 상이한 디바이스 요건들에 따른 필요에 따라 다수의 층들의 형태일 수 있다. 도 7a에 도시된 예에서, 층간 절연체(730)는, 실리콘 산화물 층의 제2 유전체 층(734) 상에 형성된, 실리콘 질화물의 제1 유전체 층(732)을 포함한다. 후속하여, 소스 구역(709a) 및 드레인 구역들(709b)에 전기적으로 연결되도록, 이어서, 소스-드레인 금속 전극 층(710a, 710b)이 층간 절연체(730), 커패시터 층(713), 및 게이트 절연 층(706)에 증착, 형성, 및 패터닝된다.
[0085] 소스-드레인 금속 전극 층(710a, 710b)이 패터닝된 후에, 이어서, 평탄화 층(735)이 소스-드레인 금속 전극 층(710a, 710b) 위에 형성된다. 평탄화 층(735)은, 폴리이미드, 벤조시클로부텐-시리즈 수지, SOG(spin on glass) 또는 아크릴레이트로 제조될 수 있다. 평탄화 층(735)은 이후, 소스-드레인 금속 전극 층(710a, 710b)에 전기적으로 연결되는 픽셀 전극(716)이 평탄화 층(735) 상에 형성되고 평탄화 층(735)에 충전되게 할 수 있도록 패터닝된다.
[0086] 도 7a에 도시된 이러한 예에서, 상부 전극(710)과 하부 전극(707) 사이에 형성되는 커패시터 구조(712)(예컨대, MIM(metal-insulating-metal) 구조)로 연장되는 커패시터 층(713)이 게이트 전극(714) 상에 형성된다. 상부 전극(710)은 소스-드레인 금속 전극 층(710a, 710b)에 측방향으로 커플링될 수 있는 한편, 하부 전극(707)은, 게이트 전극(714) 또는 디바이스 구조(750) 내의 다른 적절한 전극들에 측방향으로 커플링될 수 있다. 디바이스 구조(750)에 형성된 커패시터 구조(712)는, 디스플레이 디바이스의 전기적 성능을 개선할 수 있는 저장 커패시터일 수 있다. 커패시터 구조(712)는, 상이한 디바이스 성능 요건들에 따른 필요에 따라 디바이스 구조(750)에서 적절한 임의의 위치에 형성될 수 있다는 것이 유의된다.
[0087] 도 7b에 도시된 다른 예에서, 도 7a에 도시된 커패시터 구조(712)와 유사한 커패시터 구조(722)는, 상부 전극(710)과 하부 전극(707) 사이에 형성되는 커패시터 층(720)으로서 기능하는, 상이한 치수들 및/또는 프로파일들의 복합 막 층(502)으로 형성될 수 있다. 커패시터 층(713)이 게이트 전극(714) 위의 영역으로부터 상부 전극(710)과 하부 전극(707) 사이의 영역으로 연장되는 것과 달리, 도 7b에 도시된 커패시터 층(720)은, 실질적으로 상부 전극(710)과 하부 전극(707) 사이의 영역에 형성된다. 따라서, 커패시터 구조(722)를 둘러싸는, 실리콘 산화물을 포함하는 층간 절연체(724) 또는 실리콘 산화물이 게이트 절연 층(706) 상에 형성될 수 있다. 커패시터 층(720)으로서 커패시터 구조(722)에 형성되는 복합 막 층(502) 또는 높은 유전 상수 재료 층(308)은, 필요에 따라 하부 게이트 절연 층(706)과 접촉하는 최하부 표면을 가질 수 있다. 층간 절연체(724)는, 필요에 따라, 도 7b에 도시된 바와 같이 단일 층 형태일 수 있거나, 또는 다중 층 형태일 수 있다.
[0088] 프로세스(200 또는 300)에 의해 각각 형성되는 높은 유전 상수 재료 층(308) 또는 복합 막 층(502)은, 필요에 따라, 도 7b의 원들에 표시된 바와 같은 커패시터 층(720), 게이트 절연 층(706), 패시베이션 층, 또는 LCD에 대한 LTPS TFT 또는 OLED TFT를 포함하는 TFT 디바이스 구조들(750)의, 절연 재료들을 요구하는 임의의 다른 적절한 층들을 형성하는 데 활용될 수 있다는 것이 유의된다.
[0089] 커패시터 구조들(722, 712)을 형성하는 데 활용되는 상부 전극(710) 및 하부 전극(707)은 또한, 필요에 따라, 픽셀 전극들 및/또는 공통 전극들일 수 있다는 것이 유의된다.
[0090] 도 8은 TFT 디바이스 구조(850)의 또 다른 예를 도시한다. 위에 설명된 구조와 유사하게, 디바이스 구조(850)는, 게이트 전극(714) 상에 배치되는 레귤러(regular) 층간 절연체(820)를 포함한다. 패시베이션 층(822)이 층간 절연체(820) 상에 형성될 수 있다. (소스 및 드레인 구역(709a, 709b)에 전기적으로 연결되는) 소스 및 드레인 구역(802)의 다른 부분이 선택적 절연 층(704) 상에 도시된다. (소스-드레인 금속 전극 층(710a, 710b)에 전기적으로 연결되는) 소스-드레인 금속 전극 층(810)의 다른 부분이 소스 및 드레인 구역(802) 상에 배치되고 그리고 그에 전기적으로 커플링된다. 픽셀 전극(808)이 소스-드레인 금속 전극 층(810, 710a, 710b)에 전기적으로 연결될 수 있다. 이러한 특정 예에서, 게이트 절연 층(706)의 일부분이 게이트 전극(714)과 채널 구역(708) 사이를 통과하여 소스 및 드레인 구역(802) 위의 영역으로 연장된다. 일 예에서, 게이트 절연 층(706)은, 도 2의 프로세스(200)에 의해 형성된 도 3a-3c의 높은 유전 상수 재료 층(308), 또는 도 4를 참조하여 위에 설명된 프로세스(400)를 사용하여 형성된 제1 층(510) 및 제2 층(512)을 갖는 복합 막 층(502)일 수 있다. 디바이스 구조(850)의 커패시터 구조(806)를 형성하는 부가적인 전극(804)이 소스 및 드레인 구역(802) 및 게이트 절연 층(706) 위에 형성된다. 게이트 절연 층(706)(이제 또한 커패시터 층으로서 기능함) 상에 형성된 부가적인 전극(804)이 게이트 전극(714)에 전기적으로 연결될 수 있다. 따라서, 부가적인 전극(804) 및 소스 및 드레인 구역(802)은, 이들 사이에 형성된 게이트 절연 층(706)과 함께, 디바이스 구조(850)의 커패시터 구조(806)를 형성한다. 유사하게, 이제 또한 커패시터 층으로서 기능하는 게이트 절연 층(706)은, 필요에 따라, 층들 중 임의의 층의 형태일 수 있다.
[0091] 소스-드레인 금속 전극 층(710a, 710b, 810), 픽셀 전극(808), 공통 전극, 게이트 전극(714), 상부 전극(710), 하부 전극(707), 최상부 전극(604), 최하부 전극(602), 부가적인 전극(804), 및 디바이스 구조들의 임의의 전극들은, 투명한 전도성 산화물 층(이를테면, ITO 등), 은 나노 잉크(silver nano ink), 탄소 나노 튜브(CNT), 은 나노 잉크 및 CNT, 그래핀, 알루미늄(Al), 텅스텐(W), 크롬(Cr), 탄탈룸(Ta), 몰리브덴(Mo), 구리(Cu), TiN, MoO2, MoNx, 이들의 결합 또는 다른 적절한 재료들을 포함하는 임의의 적절한 금속성 재료들일 수 있다는 것이 유의된다.
[0092] 도 8의 패시베이션 층(822) 위 또는 도 7a-7b의 평탄화 층(735) 위의 구조들은 간결성을 위해 제거되었다는 것이 유의된다. 그러나, 일부 예시적인 디바이스 구조들에서, 필요에 따라, 부가적인 OLED 또는 LCD 디바이스들, 또는 다른 적절한 디바이스들이 패시베이션 층(822) 또는 평탄화 층(735) 위에 형성되어, 다른 적절한 플렉서블 모바일 디스플레이 디바이스들, 이를테면, 터치 스크린 패널들을 갖는 LTPS OLED 디스플레이 디바이스들을 형성할 수 있다.
[0093] 따라서, 본원에 설명된 방법들은, 원하는 높은 전기적 성능으로, 재료들(특히, ALD 또는 PE-ALD 프로세스에 의해 형성되는, 알루미늄 도펀트들을 갖는 ZrO2를 포함하는 하이-k 재료), 또는 (ALD 또는 PE-ALD 프로세스에 의해 형성되는, 알루미늄 도펀트들을 갖는 ZrO2를 포함하는 하이-k 재료의 제2 부분 및 ZrO2 층을 포함하는 하이-k 재료의 제1 부분을 갖는) 복합 막 층, 및 디스플레이 디바이스의 커패시터로서 형성되는 유전체 층과 함께, 디스플레이 디바이스들의 절연 재료들, 패시베이션 층, 층간 절연체, 커패시터 층, 게이트 절연 층의 구조들을 제어함으로써, 디스플레이 디바이스 구조들의 전자 안정성, 전기적 성능, 낮은 누설, 및 양호한 막 스택 통합을 유리하게 개선한다.
[0094] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 박막 트랜지스터 구조로서,
    기판 상에 형성되는 유전체 층 ― 상기 유전체 층은, 알루미늄을 포함하는 지르코늄 함유 재료에 의해 형성되는 제1 층 및 결정질(crystalline) 지르코늄 함유 재료에 의해 형성되는 제2 층을 포함함 ―; 및
    상기 기판 상에 형성되는 게이트 전극, 소스 전극, 및 드레인 전극을 포함하며,
    상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극은 상기 유전체 층 위 또는 아래에 형성되는, 박막 트랜지스터 구조.
  2. 삭제
  3. 제1항에 있어서,
    상기 알루미늄을 포함하는 지르코늄 함유 재료로 이루어진 상기 제1 층은 비정질(amorphous) 구조를 갖는, 박막 트랜지스터 구조.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 층은, 15 내지 25의 유전 상수를 갖는 알루미늄 도핑된 ZrO2 층인, 박막 트랜지스터 구조.
  6. 제1항에 있어서,
    상기 제2 층은, 25 내지 50의 유전 상수를 갖는 ZrO2 층인, 박막 트랜지스터 구조.
  7. 제1항에 있어서,
    상기 게이트 전극 상에 형성되는 커패시터 층을 더 포함하며,
    상기 커패시터 층은 알루미늄을 포함하는 지르코늄 함유 재료로 제조되거나, 또는 상기 커패시터 층은, 알루미늄을 포함하는 지르코늄 함유 재료로 제조되는 제1 부분 및 지르코늄 함유 재료로 제조되는 제2 부분을 갖는 복합 막 층인, 박막 트랜지스터 구조.
  8. 제7항에 있어서,
    상기 유전체 층 또는 상기 커패시터 층은 원자 층 증착 프로세스에 의해 형성되는, 박막 트랜지스터 구조.
  9. 제1항에 있어서,
    상기 알루미늄을 포함하는 지르코늄 함유 재료는 비정질 구조를 갖거나; 또는
    상기 알루미늄을 포함하는 지르코늄 함유 재료는 알루미늄 도핑된 ZrO2이거나; 또는
    상기 알루미늄을 포함하는 지르코늄 함유 재료는 ALD 프로세스 또는 PE-ALD 프로세스에 의해 형성되거나; 또는
    상기 알루미늄을 포함하는 지르코늄 함유 재료는 6 atm % 내지 20 atm %의 알루미늄 농도를 갖는, 박막 트랜지스터 구조.
  10. 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법으로서,
    투명 기판 상에 배치되는 제1 층 및 제2 층을 포함하는 복합 막 층을 형성하기 위해 ALD 프로세스를 수행하는 단계를 포함하며,
    상기 제1 층은 상기 투명 기판 상에 형성되는 비정질 알루미늄 도핑된 지르코늄 함유 층을 포함하고 그리고 상기 제2 층은 결정질 지르코늄 함유 층을 포함하는, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법.
  11. 제10항에 있어서,
    상기 복합 막 층은, 디스플레이 디바이스의 커패시터 층 또는 게이트 절연 층으로서 활용되는, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법.
  12. 제10항에 있어서,
    상기 복합 막 층의 제1 층은, 상기 제1 층을 형성하기 위해 상기 기판에 알루미늄 함유 전구체 및 지르코늄 함유 전구체를 교번적으로(alternatively) 제공함으로써 형성되는, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법.
  13. 제12항에 있어서,
    상기 알루미늄 함유 전구체 및 상기 지르코늄 함유 전구체와 함께, 또는 상기 알루미늄 함유 전구체 및 상기 지르코늄 함유 전구체의 각각의 펄스(pulse) 사이에, 산소 함유 가스를 제공하는 단계를 더 포함하는, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법.
  14. 제13항에 있어서,
    상기 제1 층은 15 내지 25의 유전 상수를 갖는 알루미늄 도핑된 ZrO2 층이거나; 또는
    상기 제2 층은 25 내지 50의 유전 상수를 갖는 ZrO2 층인, 디스플레이 디바이스들을 위한 복합 막 층을 형성하기 위한 방법.
  15. 디스플레이 디바이스에서 활용되는 디바이스 구조로서,
    디스플레이 디바이스에서 2개의 전극들 사이에 형성되는 커패시터 층을 갖는 커패시터 구조를 포함하며, 상기 커패시터 층은, 15 내지 25의 유전 상수를 가진 비정질 구조를 갖는 알루미늄 도핑된 ZrO2 층 및 결정질 구조를 갖는 ZrO2 층을 포함하는, 디스플레이 디바이스에서 활용되는 디바이스 구조.
KR1020187033148A 2016-07-19 2017-07-11 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들 KR102208520B1 (ko)

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