KR102455485B1 - 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들 - Google Patents

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Abstract

본 개시내용의 실시예들은 일반적으로, 디스플레이 애플리케이션들을 위한, 높은 유전 상수뿐만 아니라 막 품질들을 갖는 커패시터 층 또는 게이트 절연 층으로서 사용될 수 있는 하이브리드 막 스택을 형성하는 방법들을 제공한다. 일 실시예에서, 박막 트랜지스터 구조는, 기판 상에 형성되는 게이트, 소스, 및 드레인 전극들; 및 기판 상에 형성되는 절연 층을 포함하며, 절연 층은, 게이트, 소스, 및 드레인 전극들 위 또는 아래에 형성된 계면 층 상에 배치되는 지르코늄 함유 재료를 포함하는 유전체 층을 갖는 하이브리드 막 스택이다.

Description

디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이브리드 하이-k 유전체 재료 막 스택들{HYBRID HIGH-K DIELECTRIC MATERIAL FILM STACKS COMPRISING ZIRCONIUM OXIDE UTILIZED IN DISPLAY DEVICES}
[0001] 본 개시내용의 실시예들은 일반적으로, 디스플레이 디바이스들을 위한, 높은 유전 상수를 갖는 하이브리드 막 스택(hybrid film stack)을 형성하는 것에 관한 것이다. 더 상세하게는, 본 개시내용의 실시예들은, 디스플레이 애플리케이션들을 위한, 높은 막 밀도 및 낮은 막 누설을 갖는 원자 층 증착(ALD) 프로세스에 의해 제조되는 높은 유전 상수를 갖는 막 층을 갖는 하이브리드 막 스택을 형성하기 위한 방법들에 관한 것이다.
[0002] 디스플레이 디바이스들은, 광범위한 전자 애플리케이션들, 이를테면, TV들, 모니터들, 모바일 폰, MP3 플레이어들, e-북 리더들, 및 개인 휴대 정보 단말(PDA)들 등에 널리 사용되어 왔다. 디스플레이 디바이스는 일반적으로, 2개의 기판들(예컨대, 픽셀 전극과 공통 전극) 사이의 갭을 충전(fill)하고 유전체 필드(field)의 강도를 제어하는 이방성(anisotropic) 유전 상수를 갖는 액정에 전기장을 인가함으로써 원하는 이미지를 생성하도록 설계된다. 기판들을 통해 전달되는 광의 양을 조정함으로써, 광 및 이미지 강도, 품질 및 전력 소모가 효율적으로 제어될 수 있다.
[0003] 다양한 상이한 디스플레이 디바이스들, 이를테면, 능동 매트릭스 액정 디스플레이(AMLCD; active matrix liquid crystal display) 또는 능동 매트릭스 유기 발광 다이오드(AMOLED; active matrix organic light emitting diode)들이, 디스플레이를 위한 광원들로서 이용될 수 있다. 디스플레이 디바이스들을 제조하는 데 있어서, 높은 전자 이동도, 낮은 누설 전류 및 높은 항복 전압을 갖는 전자 디바이스는, 회로의 집적 및 광 전달을 위한 더 많은 픽셀 영역을 허용할 것이고, 이에 의해, 더 밝은 디스플레이, 더 높은 전체 전기 효율, 더 고속의 응답 시간 및 더 높은 해상도의 디스플레이들을 초래할 것이다. 디바이스에 형성된, 불순물들 또는 낮은 막 밀도들을 갖는 유전체 층들과 같은 재료 층들의 낮은 막 품질들은 종종, 불량한 디바이스 전기적 성능 및 디바이스들의 짧은 서비스 수명을 초래한다. 따라서, 전자 디바이스가 더 낮은 임계 전압 시프트(shift) 및 개선된 전체 성능을 갖게 전자 디바이스들을 제조하는 데 사용하기 위한, 높은 항복 전압 및 낮은 막 누설을 갖는 디바이스 구조를 제공함에 있어, TFT 및 OLED 디바이스들 내에 막 층들을 형성 및 집적하기 위한 안정적이고 신뢰가능한 방법이 매우 중대해졌다.
[0004] 특히, 금속 전극 층과 인근 절연 재료 사이의 계면(interface)의 부적절한 재료 선택은 불리하게, 바람직하지 않은 엘리먼트들이 인접 재료들 내로 확산되는 것을 초래할 수 있고, 이는 결국, 전류 단락, 전류 누설, 또는 디바이스 장애를 유발할 수 있기 때문에, 금속 전극 층과 인근 절연 재료들 사이의 계면 관리가 매우 중대해졌다. 또한, 상이한 더 높은 유전 상수들을 갖는 절연 재료들은 종종, 디바이스 구조들에 상이한 커패시턴스가 제공되는 것과 같은 상이한 전기적 성능을 제공한다. 절연 재료들의 재료의 선택이 디바이스의 전기적 성능에 영향을 미칠 뿐만 아니라, 전극들에 대한 절연 재료들의 재료 비호환성이 또한 막 구조 박리(peeling), 불량한 계면 접착, 또는 계면 재료 확산을 초래할 수 있으며, 이는 결국, 디바이스 장애 및 낮은 제품 수율을 유발할 수 있다.
[0005] 일부 디바이스들에서, 디스플레이 디바이스들이 동작 중일 때 전하(electric charge)들을 저장하기 위해, 커패시터들(예컨대, 전극들 사이에 유전체 층이 배치됨)이 종종 활용되고 형성된다. 형성되는 커패시터는, 디스플레이 디바이스들을 위한 높은 커패시턴스를 갖도록 요구된다. 커패시턴스는, 유전체 재료 및 전극들 사이에 형성된 유전체 층의 치수 및/또는 유전체 층의 두께를 변경함으로써 조정될 수 있다. 예컨대, 더 높은 유전 상수를 갖는 재료로 유전체 층이 대체될 때, 커패시터의 커패시턴스가 또한 증가할 것이다. 디스플레이 디바이스들에 대한 해상도 요건이, 예컨대, 800 ppi보다 큰 디스플레이 해상도로 점점 더 난제가 됨에 따라, 디스플레이 디바이스들에는, 전기적 성능을 증가시키기 위해 디스플레이 디바이스들에 커패시터들을 형성하는 것을 허용하는 제한된 면적들만이 남아 있다. 따라서, 디스플레이 디바이스들에 형성되는 커패시터를 비교적 작은 면적을 갖는 한정된 위치에 유지하는 것이 중대해졌다.
[0006] 따라서, 개선된 디바이스 전기적 성능을 생성하는 디스플레이 디바이스들을 제조하기 위한, 원하는 막 품질들 및 낮은 누설과 함께 높은 유전 상수를 갖는 유전체 층을 형성하기 위한 개선된 방법들에 대한 필요성이 존재한다.
[0007] 본 개시내용의 실시예들은 일반적으로, 디스플레이 애플리케이션들을 위한, 높은 유전 상수뿐만 아니라 막 품질들을 갖는 커패시터 층 또는 게이트 절연 층으로서 사용될 수 있는 하이브리드 막 스택을 형성하는 방법들을 제공한다. 일 실시예에서, 박막 트랜지스터 구조는, 기판 상에 형성되는 게이트, 소스, 및 드레인 전극들; 및 기판 상에 형성되는 절연 층을 포함하며, 절연 층은, 게이트, 소스, 및 드레인 전극들 위 또는 아래에 형성된 계면 층 상에 배치되는 지르코늄 함유 재료를 포함하는 유전체 층을 갖는 하이브리드 막 스택이다.
[0008] 다른 실시예에서, 디스플레이 디바이스들을 위한 하이브리드 막 스택을 형성하기 위한 방법은, 기판 상에 하이브리드 막 스택의 계면 층을 형성하는 단계; 및 계면 층 상에 ALD 프로세스에 의해 하이브리드 막 스택의 유전체 층을 형성하는 단계를 포함하며, 유전체 층은 지르코늄 함유 재료를 포함하고, 하이브리드 막 스택은, 디스플레이 디바이스들의 커패시터 층 또는 절연 층으로서 활용된다.
[0009] 또 다른 실시예에서, 디스플레이 디바이스들에 활용되는 디바이스 구조는, 디스플레이 디바이스들에서 2개의 전극들 사이에 형성되는 커패시터 구조로서 사용되는 하이브리드 막 스택을 포함하며, 하이브리드 막 스택은, 계면 층, 및 계면 층 상에 형성되는 Zr 함유 층을 포함한다.
[0010] 본 개시내용의 상기 인용된 특징들이 달성되고 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 본 개시내용의 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들은 첨부된 도면들에 예시되어 있다.
[0011] 도 1은 본 개시내용의 일 실시예에 따른, 유전체 층을 증착하는 데 사용될 수 있는 프로세싱 챔버의 단면도를 도시한다.
[0012] 도 2는 본 개시내용의 일 실시예에 따른, 유전체 층을 증착하는 데 사용될 수 있는 프로세싱 챔버의 단면도를 도시한다.
[0013] 도 3은, 본원에 설명되는 프로세싱 챔버들을 포함하는 다중-챔버 기판 프로세싱 시스템의 개략도이다.
[0014] 도 4는, 기판 상에 높은 커패시턴스를 갖는 하이브리드 막 스택을 형성하는 방법의 일 실시예의 프로세스 흐름도를 도시한다.
[0015] 도 5a-5e는, 도 4의 높은 커패시턴스를 갖는 하이브리드 막 스택이 형성되는 일 예의 단면도들이다.
[0016] 도 6a-6b는, 도 4의 높은 커패시턴스를 갖는 하이브리드 막 스택이 내부에 형성된 디스플레이 디바이스 구조의 상이한 예들의 횡단면도들이다.
[0017] 도 7은, 도 4의 높은 커패시턴스를 갖는 하이브리드 막 스택이 내부에 형성된 디스플레이 디바이스 구조에 형성되는 커패시터 구조의 단면도이다.
[0018] 도 8은, 도 4의 높은 커패시턴스를 갖는 하이브리드 막 스택이 내부에 형성된 디스플레이 디바이스 구조의 일 예의 단면도이다.
[0019] 이해를 용이하게 하기 위해, 가능한 경우, 도면들에 대해 공통된 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들은, 추가의 언급 없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
[0020] 하지만, 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0021] 본 개시내용의 실시예들은 일반적으로, 디스플레이 디바이스들을 위한, 높은 유전 상수와 함께 향상된 전기적 성능(이를테면, 높은 커패시턴스 및 낮은 누설)을 가진 9보다 큰 높은 유전 상수를 갖는 하이브리드 막 스택을 형성하는 방법들을 제공한다. 높은 유전 상수를 갖는 그러한 유전체 층들은, 디스플레이 디바이스들의 커패시터, 게이트 절연 층, 또는 임의의 적절한 절연 재료들로서 형성될 수 있다. 높은 유전 상수를 갖는 하이브리드 막 스택은, 낮은 결함 밀도, 낮은 불순물들, 낮은 막 누설, 및 높은 유전 상수를 갖는 막 스택을 제공할 수 있는 원자 층 증착(ALD) 프로세스(또는 플라즈마 강화 ALD(PE-ALD))와 화학 기상 증착(예컨대, PECVD 또는 MOCVD) 프로세스의 결합에 의해 형성될 수 있다. 높은 유전 상수를 갖는 하이브리드 막 스택은, TFT 디바이스들 또는 OLED 디바이스들의 임의의 절연 구조 및/또는 커패시터 구조들에서 활용될 수 있다. 일 예에서, 높은 유전 상수를 갖는 하이브리드 막 스택은, 전기적 성능 향상 및 개선을 위해 디스플레이 디바이스들의 임의의 적절한 층들에, 이를테면, 게이트 절연 층, 2개의 전극들 사이에 형성되는 커패시터 층, 층간-절연 층(inter-insulating layer), 에칭 정지(etching stop) 층, 또는 계면 보호 층에 사용될 수 있다.
[0022] 일부 예들에서, 본 개시내용에 설명된 바와 같은 지르코늄 함유 재료는, 하프늄(Hf) 산화물, 도핑된 하프늄, 도핑된 하프늄 산화물 등을 포함하는 하프늄 함유 재료로 교체 또는 대체될 수 있다.
[0023] 도 1은 화학 기상 증착 프로세싱 챔버(100)의 일 실시예의 개략적인 횡단면도이며, 여기서, 디스플레이 디바이스 구조들의 유전체 층, 이를테면, 절연 층, 2개의 전극들 사이에 형성되는 커패시터 층, 게이트 절연 층, 에칭 정지 층, 패시베이션(passivation) 층, 층간(interlayer) 절연체, 커패시터들을 위한 유전체 층, 또는 패시베이션 층이 증착될 수 있다. 플라즈마 강화 CVD(PECVD)와 같은 하나의 적절한 화학 기상 증착 챔버가 캘리포니아 주 Santa Clara에 위치된 Applied Materials, Inc.로부터 입수가능하다. 다른 제조자들로부터의 것들을 포함하는 다른 증착 챔버들이 본 개시내용을 실시하는 데 활용될 수 있는 것으로 고려된다.
[0024] 챔버(100)는 일반적으로, 프로세스 볼륨(volume)(106)의 경계를 이루는 벽들(142), 최하부(104), 및 리드(lid)(112)를 포함한다. 가스 분배 플레이트(110) 및 기판 지지 어셈블리(130)가 프로세스 볼륨(106) 내에 배치된다. 프로세스 볼륨(106)은, 기판(102)이 챔버(100) 안팎으로 이송될 수 있도록, 벽(142)을 통해 형성되는 슬릿 밸브 개구(108)를 통해 액세스된다.
[0025] 기판 지지 어셈블리(130)는 상부에 기판(102)을 지지하기 위한 기판 수용 표면(132)을 포함한다. 스템(stem)(134)이 기판 지지 어셈블리(130)를 리프트 시스템(136)에 커플링시키고, 리프트 시스템(136)은 기판 지지 어셈블리(130)를 기판 이송 포지션과 프로세싱 포지션 사이에서 상승 및 하강시킨다. 섀도우 프레임(shadow frame)(133)은, 기판(102)의 에지 상의 증착을 방지하기 위해, 프로세싱 시에 기판(102)의 주변부 위에 선택적으로 배치될 수 있다. 리프트 핀들(138)은 기판 지지 어셈블리(130)를 통해서 이동가능하게 배치되고, 기판(102)을 기판 수용 표면(132)으로부터 이격시키도록 적응된다. 기판 지지 어셈블리(130)는 또한, 기판 지지 어셈블리(130)를 원하는 온도로 유지하는 데 활용되는 가열 및/또는 냉각 엘리먼트들(139)을 포함할 수 있다. 기판 지지 어셈블리(130)는 또한, 기판 지지 어셈블리(130)의 주변부 둘레에 RF 리턴(return) 경로를 제공하기 위해 접지 스트랩(grounding strap)들(131)을 포함할 수 있다.
[0026] 가스 분배 플레이트(110)는 자신의 주변부에서 서스펜션(114)에 의해 챔버(100)의 벽(142) 또는 리드(112)에 커플링된다. 가스 분배 플레이트(110)는 또한, 가스 분배 플레이트(110)의 처짐(sag)을 방지하고 그리고/또는 진직도(straightness)/곡률(curvature)을 제어하는 것을 돕기 위해, 하나 이상의 중앙 지지부들(116)에 의해 리드(112)에 커플링된다. 하나 이상의 중앙 지지부들(116)은 활용되지 않을 수 있다는 것이 고려된다. 가스 분배 플레이트(110)는 상이한 치수들을 갖는 상이한 구성들을 가질 수 있다. 예시적인 실시예에서, 가스 분배 플레이트(110)는 사변형의 평면 형상(quadrilateral plan shape)을 갖는다. 가스 분배 플레이트(110)는, 기판 지지 어셈블리(130) 상에 배치된 기판(102)의 상부 표면(118)에 대면하는, 내부에 형성된 복수의 애퍼쳐(aperture)들(111)을 갖는 다운스트림(downstream) 표면(150)을 갖는다. 애퍼쳐들(111)은 가스 분배 플레이트(110)에 걸쳐 상이한 형상들, 개수, 밀도들, 치수들, 및 분포들을 가질 수 있다. 일 실시예에서, 애퍼쳐들(111)의 직경은 약 0.01 인치 내지 약 1 인치에서 선택될 수 있다.
[0027] 가스를 리드(112)를 통해 그리고 이어서 가스 분배 플레이트(110)에 형성된 애퍼쳐들(111)을 통해 프로세스 볼륨(106)에 제공하기 위해, 가스 소스(120)가 리드(112)에 커플링된다. 프로세스 볼륨(106) 내의 가스를 원하는 압력으로 유지하기 위해, 진공 펌프(109)가 챔버(100)에 커플링된다.
[0028] 가스 분배 플레이트(110)와 기판 지지 어셈블리(130) 사이에 존재하는 가스들로부터 플라즈마가 생성될 수 있도록, 가스 분배 플레이트(110)와 기판 지지 어셈블리(130) 사이에 전기장을 생성하는 RF 전력을 제공하기 위해, RF 전력 소스(122)가 리드(112) 및/또는 가스 분배 플레이트(110)에 커플링된다. RF 전력은 다양한 RF 주파수들로 인가될 수 있다. 예컨대, RF 전력은 약 0.3 MHz 내지 약 200 MHz의 주파수로 인가될 수 있다. 일 실시예에서, RF 전력은 13.56 MHz의 주파수로 제공된다.
[0029] 일 실시예에서, 가스 분배 플레이트(110)의 다운스트림 표면(150)의 에지들은, 가스 분배 플레이트(110) 및 기판 수용 표면(132)의 에지와 코너들 사이에, 그리고 결과적으로, 가스 분배 플레이트(110)와 기판(102)의 상부 표면(118) 사이에 간격 구배(spacing gradient)가 정의되도록, 만곡될 수 있다. 다운스트림 표면(150)의 형상은 특정 프로세스 요건들을 충족시키도록 선택될 수 있다. 예컨대, 다운스트림 표면(150)의 형상은 볼록형, 평면형, 오목형 또는 다른 적절한 형상일 수 있다. 따라서, 에지 대 코너 간격 구배는 기판의 에지에 걸쳐 막 특성 균일성을 튜닝함으로써, 기판의 코너에 배치된 막들의 특성 불균일성을 정정하는 데 활용될 수 있다. 부가적으로, 에지 대 중앙 간격이 또한 제어될 수 있어서, 기판의 에지와 중앙 사이의 막 특성 분포 균일성이 제어될 수 있다. 일 실시예에서, 가스 분배 플레이트(110)의 에지의 중앙 부분이 가스 분배 플레이트(110)의 코너들보다 기판(102)의 상부 표면(118)으로부터 더 멀리 이격되도록, 가스 분배 플레이트(110)의 오목한 만곡형 에지가 사용될 수 있다. 다른 실시예에서, 가스 분배 플레이트(110)의 코너들이 가스 분배 플레이트(110)의 에지들보다 기판(102)의 상부 표면(118)으로부터 더 멀리 이격되도록, 가스 분배 플레이트(110)의 볼록한 만곡형 에지가 사용될 수 있다.
[0030] 가스 소스와 가스 분배 플레이트(110) 사이에 원격 플라즈마 소스(124), 이를테면, 유도성으로 커플링된 원격 플라즈마 소스가 또한 커플링될 수 있다. 기판들을 프로세싱하는 사이에, 챔버 컴포넌트들을 세정하는 데 활용되는 플라즈마를 원격으로 제공하기 위해, 세정 가스가 원격 플라즈마 소스(124)에서 에너자이징(energize)될 수 있다. 프로세스 볼륨(106)에 진입하는 세정 가스는, 전력 소스(122)에 의해 가스 분배 플레이트(110)에 제공되는 RF 전력에 의해서 추가로 여기(excite)될 수 있다. 적절한 세정 가스들은 NF3, F2, 및 SF6을 포함한다(그러나 이들로 제한되지 않음).
[0031] 일 실시예에서, 챔버(100)에서 프로세싱될 수 있는 기판(102)은 10,000 cm2 또는 그 초과, 이를테면, 25,000 cm2 또는 그 초과, 예컨대, 약 55,000 cm2 또는 그 초과의 표면적을 가질 수 있다. 프로세싱 후에, 더 작은 다른 디바이스들을 형성하기 위해 기판이 컷팅될 수 있다는 것이 이해된다.
[0032] 일 실시예에서, 가열 및/또는 냉각 엘리먼트들(139)은 증착 동안 약 섭씨 600 도 또는 그 미만, 예컨대 약 섭씨 100 도 내지 약 섭씨 500 도, 또는 약 섭씨 200 도 내지 약 섭씨 500 도, 이를테면, 약 섭씨 300 도 내지 섭씨 500 도의 기판 지지 어셈블리 온도를 제공하도록 셋팅될 수 있다.
[0033] 기판 수용 표면(132) 상에 배치된 기판(102)의 상부 표면(118)과 가스 분배 플레이트(110) 사이의 증착 동안의 공칭(nominal) 간격은 일반적으로, 400 mil 내지 약 1,200 mil, 이를테면, 400 mil 내지 약 800 mil, 또는 원하는 증착 결과들을 획득하는 데 요구되는 다른 거리로 변할 수 있다. 가스 분배 플레이트(110)가 오목한 다운스트림 표면을 갖는 일 예시적인 실시예에서, 가스 분배 플레이트(110)의 에지의 중앙 부분과 기판 수용 표면(132) 사이의 간격은 약 400 mil 내지 약 1400 mil이고, 가스 분배 플레이트(110)의 코너들과 기판 수용 표면(132) 사이의 간격은 약 300 mil 내지 약 1200 mil이다.
[0034] 도 2는, 본원에 설명되는 증착을 수행하는 데 사용될 수 있는 원자 층 증착(ALD) 챔버(200)의 개략적인 횡단면도이다. ALD 증착 프로세스는, 본원에 설명된 바와 같은 디스플레이 디바이스들에서, 유전체 층, 이를테면, 절연 층, 게이트 절연 층, 에칭 정지 층, 층간 절연체, 커패시터에 대한 유전체 층, 또는 패시베이션 층을 형성하는 데 활용될 수 있다. 챔버(200)는 일반적으로, 챔버 바디(body)(202), 리드 어셈블리(204), 기판 지지 어셈블리(206), 및 프로세스 키트(250)를 포함한다. 리드 어셈블리(204)는 챔버 바디(202) 상에 배치되고, 기판 지지 어셈블리(206)는 챔버 바디(202) 내에 적어도 부분적으로 배치된다. 챔버 바디(202)는, 프로세싱 챔버(200)의 내부로의 액세스를 제공하도록 챔버 바디(202)의 측벽에 형성되는 슬릿 밸브 개구(208)를 포함한다. 일부 실시예들에서, 챔버 바디(202)는, 진공 시스템(예컨대, 진공 펌프)과 유체 연통(fluid communication)하는 하나 이상의 애퍼쳐들을 포함한다. 애퍼쳐들은, 챔버(200) 내의 가스들에 대한 출구를 제공한다. 진공 시스템은, ALD 프로세스들에 적절한 ALD 챔버(200) 내의 압력을 유지하도록 프로세스 제어기에 의해 제어된다. 리드 어셈블리(204)는, 하나 이상의 차동 펌프들 및 퍼지(purge) 어셈블리들(220)을 포함할 수 있다. 차동 펌프 및 퍼지 어셈블리들(220)은 벨로우즈(bellows)(222)와 함께 리드 어셈블리(204)에 장착된다. 벨로우즈(222)는, 펌프 및 퍼지 어셈블리들(220)이, 가스 누설들에 대한 시일(seal)을 계속 유지하면서 리드 어셈블리(204)에 대해 수직으로 이동하는 것을 허용한다. 프로세스 키트(250)가 프로세싱 포지션으로 상승될 때, 프로세스 키트(250) 상의 컴플라이언트(compliant) 제1 시일(286) 및 컴플라이언트 제2 시일(288)은 차동 펌프 및 퍼지 어셈블리들(220)과 접촉하게 된다. 차동 펌프 및 퍼지 어셈블리들(220)은 진공 시스템(도시되지 않음)과 연결되어 낮은 압력에서 유지된다.
[0035] 도 2에 도시된 바와 같이, 리드 어셈블리(204)는, 챔버(200) 내에 그리고/또는 프로세스 키트(250) 내에 반응성 종(reactive species)의 플라즈마를 생성할 수 있는 RF 캐소드(210)를 포함한다. RF 캐소드(210)는, 예컨대 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열되고 그리고 예컨대 냉각 유체들의 순환에 의해 냉각될 수 있다. 가스들을 반응성 종들로 활성화하고 그리고 반응성 종들의 플라즈마를 유지할 수 있는 임의의 전력 소스가 사용될 수 있다. 예컨대, RF 또는 마이크로파(MW) 기반 전력 디스차지(discharge) 기법들이 사용될 수 있다. 활성화는 또한, 열 기반 기법, 가스 분해(breakdown) 기법, 고강도 광원(예컨대, UV 에너지), 또는 x-선 소스에 대한 노출에 의해 발생될 수 있다.
[0036] 기판 지지 어셈블리(206)는 챔버 바디(202) 내에 적어도 부분적으로 배치될 수 있다. 기판 지지 어셈블리(206)는, 챔버 바디 내에서의 프로세싱을 위해 기판(102)을 지지하기 위한 기판 지지 부재 또는 서셉터(susceptor)(230)를 포함할 수 있다. 서셉터(230)는, 챔버 바디(202)의 최하부 표면에 형성된 하나 이상의 개구들(226)을 통해 연장되는 샤프트(shaft)(224) 또는 샤프트들(224)을 통해 기판 리프트 메커니즘(도시되지 않음)에 커플링될 수 있다. 기판 리프트 메커니즘은, 샤프트들(224) 주위로부터의 진공 누설을 방지하는 벨로우즈(228)에 의해 챔버 바디(202)에 플렉서블하게(flexibly) 시일링될 수 있다. 기판 리프트 메커니즘은, 서셉터(230)가, 도시된 바와 같은 하부 로봇 진입 포지션과, 프로세싱, 프로세스 키트 이송, 및 기판 이송 포지션들 사이로, ALD 챔버(200) 내에서 수직으로 이동되는 것을 허용한다. 일부 실시예들에서, 기판 리프트 메커니즘은 설명된 것들보다 더 적은 포지션들 사이에서 이동한다.
[0037] 일부 실시예들에서, 기판(102)은, 진공 척(chuck)(도시되지 않음), 정전 척(도시되지 않음), 또는 기계식 클램프(도시되지 않음)를 사용하여 서셉터에 고정될 수 있다. 서셉터(230)의 온도는, 기판(102) 및 프로세스 키트(250)의 온도에 영향을 주어 ALD 프로세싱의 성능을 개선하기 위해, ALD 챔버(200)에서의 프로세싱 동안 (예컨대, 프로세스 제어기에 의해) 제어될 수 있다. 서셉터(230)는, 예컨대, 서셉터(230) 내의 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열될 수 있다. 서셉터(230)의 온도는, 예컨대, 챔버(200)의 고온계(pyrometer)들(도시되지 않음)에 의해 결정될 수 있다.
[0038] 도 2에 도시된 바와 같이, 서셉터(230)는, 하나 이상의 리프트 핀들(236)을 수용하기 위해, 서셉터(230)를 통한 하나 이상의 보어(bore)들(234)을 포함할 수 있다. 각각의 리프트 핀(236)은, 리프트 핀(236)이 보어(234) 내에서 자유롭게 슬라이딩(slide)할 수 있도록 장착된다. 지지 어셈블리(206)는, 지지 어셈블리(206)가 하부 포지션에 있을 때, 리프트 핀들(236)의 상부 표면이 서셉터(230)의 기판 지지 표면(238) 위에 로케이팅될 수 있도록 이동가능하다. 반대로, 리프트 핀들(236)의 상부 표면은, 지지 어셈블리(206)가 상승된 포지션에 있을 때, 서셉터(230)의 상부 기판 지지 표면(238) 아래에 로케이팅된다. 챔버 바디(202)에 접촉할 때, 리프트 핀들(236)은, 기판(232)의 하부 표면을 밀어서 서셉터(230)로부터 기판을 리프팅한다. 반대로, 서셉터(102)는 기판(102)을 리프트 핀들(236)로부터 상승시킬 수 있다.
[0039] 일부 실시예들에서, 서셉터(230)는, 하나 이상의 컴플라이언트 시일들(239)을 포함할 수 있는 프로세스 키트 절연 버튼들(237)을 포함한다. 프로세스 키트 절연 버튼들(237)은, 서셉터(230) 상에 프로세스 키트(250)를 전달하는 데 사용될 수 있다. 프로세스 키트 절연 버튼들(237)의 하나 이상의 컴플라이언트 시일들(239)은, 서셉터가 프로세스 키트(250)를 프로세싱 포지션으로 리프팅할 때 압축된다.
[0040] 도 3은, 편평한 매체 상에서의 태양 전지 제조, TFE(thin-film encapsulation), TFT(thin-film transistor)들 및 OLED(organic light emitting diode)들과 같은 임의의 적절한 디스플레이 디바이스들의 제조에 적절한 다중-챔버 기판 프로세싱 시스템(300)의 평면도이다. 시스템(300)은, 중앙 이송 챔버(315) 주위에 포지셔닝되는 복수의 프로세싱 챔버들(100, 200, 340) 및 하나 이상의 로드 록 챔버들(305, 307)을 포함한다. 프로세싱 챔버들(100, 200, 340)은, 편평한 매체, 이를테면 대면적(large area) 기판(102)(파선들로 윤곽이 표시됨)의 원하는 프로세싱을 달성하기 위해 다수의 상이한 프로세싱 단계들을 완료하도록 구성될 수 있다. 로드 록 챔버들(305, 307)은, 다중-챔버 기판 프로세싱 시스템(300) 외부의 주변 환경으로부터 이송 챔버(315) 내부의 진공 환경으로 사변형 형태의 기판을 이송하도록 구성된다.
[0041] 엔드 이펙터(end effector)(330)를 갖는 이송 로봇(325)이 이송 챔버(315) 내에 포지셔닝된다. 엔드 이펙터(330)는, 기판(102)을 이송하도록, 이송 로봇(325)과 독립적으로 지지되고 그리고 이동하게 구성된다. 엔드 이펙터(330)는, 기판(102)을 지지하도록 적응된 복수의 핑거(finger)들(342) 및 리스트(wrist)(335)를 포함한다. 일 실시예에서, 이송 로봇(325)은, 수직 축을 중심으로 회전되고 그리고/또는 수직 방향(Z 방향)으로 선형으로 구동되도록 구성되는 한편, 엔드 이펙터(330)는, 이송 로봇(325)과 독립적으로, 그리고 이송 로봇(325)에 대해, 수평 방향(X 및/또는 Y 방향)으로 선형으로 이동하도록 구성된다. 예컨대, 이송 로봇(325)은, 엔드 이펙터(330)를 프로세싱 챔버들(100, 200, 340) 및 로드 록 챔버들(305, 307)의 개구들과 정렬시키기 위해, 이송 챔버(315) 내의 다양한 높이(elevation)들로 엔드 이펙터(330)를 (Z 방향으로) 상승 및 하강시킨다. 이송 로봇(325)이 적절한 높이에 있을 때, 엔드 이펙터(330)는, 프로세싱 챔버들(100, 200, 340) 및 로드 록 챔버들(305, 307) 중 임의의 챔버 안팎으로 기판(102)을 이송 및/또는 포지셔닝하기 위해, 수평으로(X 또는 Y 방향으로) 연장된다. 부가적으로, 이송 로봇(325)은, 엔드 이펙터(330)를 다른 프로세싱 챔버들(100, 200, 340) 및 로드 록 챔버들(305, 307)과 정렬시키도록 회전될 수 있다.
[0042] 일 예에서, 다중-챔버 기판 프로세싱 시스템(300)에 포함된 프로세싱 챔버들(100, 200, 340)은, 도 1에 도시된 화학 기상 증착(PECVD 또는 MOCVD) 챔버(100) 및 도 2에 도시된 원자 층 증착(ALD) 챔버(200)(또는 플라즈마 강화 ALD(PE-ALD) 챔버) 및/또는 다른 적절한 챔버들, 이를테면, HDP-CVD, MOCVD, PECVD, ALD, PE-ALD 열 CVD, 열 어닐링, PVD, 표면 처리, 전자 빔(e-빔) 처리, 플라즈마 처리, 에칭 챔버들, 이온 주입 챔버들, 표면 세정 챔버, 계측 챔버들, 스핀-코팅 챔버, 폴리머 스피닝(spinning) 증착 챔버, 섀도우 프레임 저장 챔버, 또는 필요에 따른 임의의 적절한 챔버들일 수 있다. 다중-챔버 기판 프로세싱 시스템(300)에 도시된 일 예에서, 시스템(300)은, 화학 기상 증착(이를테면, PECVD) 챔버(100), 원자 층 증착(ALD) 챔버(200)(또는 플라즈마 강화 ALD(PE-ALD) 챔버), 및 필요에 따른 다른 적절한 챔버들(340)을 포함한다. 그러한 어레인지먼트(arrangement)에 의해, ALD 프로세스 및/또는 PECVD 프로세스에 의해 형성된 유전체 층은 또한, 환경으로부터의 원하지 않는 오염물 및 잔류물들 없이 기판의 청정도(cleanliness)를 유지하기 위해 진공을 깨뜨리지 않으면서 단일 챔버에서 수행하도록 통합될 수 있다.
[0043] 프로세싱 동안 대면적 기판(102)을 수용 및 지지하도록 적응되는 기판 지지부 또는 서셉터(350)를 노출시키기 위해, 로드 록 챔버(305)의 내부의 일부분이 제거되었다. 서셉터(350)는, 대면적 기판(102)의 이송을 가능하게 하기 위해, 서셉터(350)의 상부 표면에 대해 이동가능한 복수의 리프트 핀들(355)을 포함한다. 대면적 기판(102)의 이송 프로세스의 일 예에서, 리프트 핀들(355)은, 서셉터(350)의 상부 표면으로부터 멀리 또는 그 위로 연장된다. 엔드 이펙터(330)는, 연장된 리프트 핀들 위의 프로세싱 챔버(100, 200, 340) 또는 로드 록 챔버들(305, 307) 내로 X 방향으로 연장된다. 이송 로봇(325)은, 대면적 기판(102)이 리프트 핀들(355)에 의해 지지될 때까지, Z 방향으로 엔드 이펙터(330)를 하강시킨다. 리프트 핀들(355)은, 엔드 이펙터(330)의 핑거들(342)이 간섭 없이 리프트 핀들(355)을 통과하는 것을 허용하도록 이격된다. 엔드 이펙터(330)는, 대면적 기판(102)과 핑거들(342) 간의 간극을 보장하기 위해 추가적으로 하강될 수 있으며, 엔드 이펙터(330)는, 이송 챔버(315) 내로 X 방향으로 수축(retract)된다. 리프트 핀들(355)은, 대면적 기판(102)을 서셉터(350)와 접촉하게 하여 서셉터(350)가 대면적 기판(102)을 지지하게 하기 위해, 서셉터(350)의 상부 표면과 실질적으로 같은 높이에 있는 포지션으로 수축될 수 있다. 이송 챔버(315)와 로드 록 챔버(305, 307)(또는 프로세싱 챔버 또는 100, 200, 340) 사이의 슬릿 밸브 또는 도어(360)는 시일링될 수 있고, 프로세싱은 로드 록 챔버(305, 307)(또는 프로세싱 챔버들(100, 200, 340))에서 착수될 수 있다. 프로세싱 후 대면적 기판(102)을 제거하기 위해, 이송 프로세스가 반전될 수 있는데, 여기서, 리프트 핀들(355)은 대면적 기판(102)을 상승시키고, 엔드 이펙터(330)는 대면적 기판(102)을 회수(retrieve)할 수 있다. 일 예에서, 기판(102)은, 제1 로드 록 챔버(305)를 통해 다중-챔버 기판 프로세싱 시스템(300) 내로 이송될 수 있다. 기판(102)이 원하는 포지션으로 배향 및 정렬된 후, 이어서, 기판(102)은, 기판(102) 상에 디바이스 구조를 형성하는 데 필요한 바에 따라 임의의 적절한 프로세스들을 수행하기 위해, 이송 챔버(315)를 통해 프로세싱 챔버들(100, 200, 340) 중 임의의 챔버로 이송된다. 프로세싱 챔버들(100, 200, 340)에서 프로세스들이 완료된 후, 이어서, 기판(102)은, 필요에 따라, 다중-챔버 기판 프로세싱 시스템(300)으로부터 제거되어 제2 로드 록 챔버(307)로부터 다중-챔버 기판 프로세싱 시스템(300) 밖으로 이송된다.
[0044] 기판 프로세싱 시스템(300) 내의 환경은 주변 압력(즉, 시스템(300) 외부 압력)으로부터 격리되고, 하나 이상의 진공 펌프들(도시되지 않음)에 의해 음압(negative pressure)으로 유지된다. 프로세싱 동안, 프로세싱 챔버들(100, 200, 340)은, 박막 증착 및 다른 프로세스들을 가능하게 하도록 구성되는 미리-결정된 압력들로 펌핑 다운(pump down)된다. 마찬가지로, 이송 챔버(315)는, 프로세싱 챔버들(100, 200, 340)과 이송 챔버(315) 사이의 최소의 압력 구배를 가능하게 하기 위해, 대면적 기판들의 이송 동안 감소된 압력으로 유지된다. 일 실시예에서, 이송 챔버(315) 내의 압력은 주변 압력보다 낮은 압력으로 유지된다. 예컨대, 이송 챔버 내의 압력은 약 7 Torr 내지 약 10 Torr일 수 있는 한편, 프로세싱 챔버들(100, 200, 340) 내의 압력은 더 낮을 수 있다. 일 실시예에서, 이송 챔버(315) 내의 유지되는 압력은, 시스템(300)에서 실질적으로 균일한 압력을 가능하게 하기 위해, 프로세싱 챔버들(100, 200, 340) 및/또는 로드 록 챔버들(305 및 307) 내의 압력과 실질적으로 동일할 수 있다.
[0045] 이송 챔버(315) 및 프로세싱 챔버들(100, 200, 340)에서의 대면적 기판(102)의 이송 동안, 대면적 기판(102)의 충돌들 및/또는 손상을 방지하기 위해, 대면적 기판(102)의 적절한 정렬이 필수적이다. 부가적으로, 시스템(300)의 내부는 청결하게 유지되어야 하고, 기판의 깨진 조각들, 깨진 장비, 및 다른 미립자 오염물과 같은 잔해가 없어야 한다. 일부 종래의 시스템들이 다양한 챔버들(100, 200, 340)의 내부를 보는 시선을 허용하는 시야 윈도우(view window)들을 포함하지만, 윈도우들은, 대면적 기판들 및 다양한 챔버들(100, 200, 340) 내부에 대한 완전한 시야 및/또는 정밀한 검사를 허용하지는 않을 수 있다. 또한, 종래의 시스템들은, 대면적 기판들이 시스템에 있는 동안, 대면적 기판(102)을 보도록 그리고 프로세싱 결과들의 메트릭(metric)을 제공하도록 구성되지 않는다.
[0046] 이송 로봇(325)은, 필요에 따라 이송 로봇(325) 상에 배치된 하나 이상의 광 이미지 센서들(365 및 370)을 포함한다. 하나 이상의 광 이미지 센서들(365, 370)은, 광 스캐너들, 이미저(imager)들 또는 카메라들, 이를테면 CCD(charged-coupled device), CMOS(complementary metal oxide semiconductor) 디바이스, 비디오 카메라 등일 수 있다. 일 실시예에서, 광 이미지 센서들(365, 370) 중 하나 이상은, 센서들(365, 370)의 시선의 시야에 있는 대면적 기판(102), 핑거들(342), 및 임의의 오브젝트를 보기 위한 포지션에서 이송 로봇(325) 상에 장착된다. 이러한 실시예에서, 이미지 센서들(365, 370)은, 이송 로봇(325)이 정지되어 있거나 시스템(300)에서 이동함에 따라 실질적으로 X 및 Y 방향뿐만 아니라 Z 방향에서 오브젝트들을 보도록 배향될 수 있다. 이미지 센서들(365, 370)은, 더 넓은 시계(field of view)를 가능하게 하기 위해 광각 광학계들(wide angle optics), 이를테면 어안(fisheye) 렌즈를 포함할 수 있다.
[0047] 도 4는, 디스플레이 디바이스들, 이를테면, 박막 트랜지스터 디바이스들 또는 OLED 디바이스들에서 사용하기에 적절한 하이브리드 막 스택을 형성하기 위한 프로세스(400)의 일 실시예의 흐름도를 도시한다. 그러한 하이브리드 막 스택은, 디스플레이 디바이스들의 절연 층, 또는 커패시터를 형성하기 위해 2개의 금속 층들 사이에 배치되는 커패시터 층으로서 형성될 수 있다. 디스플레이 디바이스들에서 사용되는 절연 층의 적절한 예들은, 게이트 절연 층, 2개의 금속 층들 사이에 배치되는 커패시터 층, 계면 층, 커패시터를 형성하는 데 활용되는 유전체 층, 에칭 정지 층 또는 패시베이션 층 ― 여기에는 절연 재료가 필요함 ― 을 포함한다. 절연 층은, 도 1에서 설명된 바와 같은 프로세싱 챔버(100)에서 실시될 수 있는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스, 및/또는 도 2에서 설명된 바와 같은 프로세싱 챔버(200)에서 실시될 수 있는 원자 층 증착(ALD) 프로세스(또는 PEALD 프로세스), 또는 다른 적절한 프로세싱 챔버 또는 이들의 결합에 의해 형성될 수 있다.
[0048] 프로세스(400)는, 동작(402)에서, 절연 층 또는 유전체 층을 형성하기 위해, 프로세싱 챔버(100)(PECVD 챔버) 또는 도 2에 도시된 프로세싱 챔버(200)(ALD 챔버 또는 PEALD 챔버)와 같은 프로세싱 챔버 내에 기판(102)을 제공함으로써 시작된다. 기판(102)은, 기판(102) 상에 상이한 디바이스 구조들 또는 상이한 막 스택들을 형성하는 것을 용이하게 하기 위해, 이전에 상부에 형성된 막들, 구조들, 또는 층들의 상이한 조합들을 가질 수 있다. 기판(102)은, 유리 기판, 플라스틱 기판, 폴리머 기판, 금속 기판, 단일화(singled) 기판, 롤-투-롤(roll-to-roll) 기판, 또는 박막 트랜지스터를 상부에 형성하기에 적절한 다른 적절한 투명 기판 중 임의의 것일 수 있다.
[0049] 이어서, 동작(404)에서, 기판(102) 상에 (도 5c에 도시된) 하이브리드 막 스택(510)의 제1 층(504)을 형성하기 위해 증착 프로세스가 기판(102) 상에서 수행된다. 일 예에서, 결과적인 하이브리드 막 스택(510)은, 디스플레이 디바이스들의 게이트 절연 층 또는 커패시터 층으로서 형성될 수 있다. 그러한 예에서, 디스플레이 디바이스들의 게이트 절연 층 및/또는 커패시터 층의 결과적인 하이브리드 막 스택(510)은 다수의 층들의 형태일 수 있으며, 이는 도 5b 및 도 5c를 참조하여 이후에 설명될 것이다.
[0050] 제1 층(504)은, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스에 의해 기판(102)의 표면(501) 상에 형성된다. 제1 층(504)은, 실리콘 함유 층과 같은 유전체 층이다. 실리콘 함유 층의 적절한 예들은, CVD 프로세스에 의해 형성되는, 실리콘 산화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 옥시카바이드 또는 실리콘 질화물을 포함할 수 있다. 실리콘 재료들이 디스플레이 디바이스들에서 널리 사용되므로, 여기서 언급된 제1 층(504)은, 제2 층(508)(도 5b에 도시됨)이 상부에 형성되기 전에 디스플레이 디바이스들에 사전-형성된, 기판과 함께 제공되는 임의의 기존의 재료들일 수 있다. 일 예에서, 제1 층(504)은 실리콘 질화물 또는 실리콘 산화물 재료이다.
[0051] 상부에 사전-제조된 실리콘 함유 재료를 기판(102)이 이미 포함하는 일 예에서, 제1 층(504)은 제거될 수 있고, 하이브리드 막 스택(510)을 형성하기 위한 프로세스(400)는 계면 층(506)을 형성하기 위한 동작(406)에서 바로 시작될 수 있다.
[0052] 동작(406)에서, 도 5b에 도시된 바와 같이 계면 층(506)이 제1 층(504) 상에 형성된다. 상부에 형성되는 제2 층(508)(도 5c에 도시됨)이 특정 금속 엘리먼트들을 포함하는 높은 유전 상수를 갖는 유전체 층이므로, 제1 층(504)으로부터의 실리콘 엘리먼트들과 제2 층(508)으로부터의 엘리먼트들(예컨대, 금속 엘리먼트들 또는 산소 엘리먼트들)의 직접 접촉은 종종 계면 확산을 초래하며, 이는, 원치 않는 확산 층이 계면에 형성되는 것을 초래할 수 있다. 제1 층(504) 내에 확산 및 침투(penetrate)된 제2 층(508)으로부터의 엘리먼트들(예컨대, 금속 엘리먼트들 또는 산소 엘리먼트들)은 얇은 더 낮은 유전 상수 막(또는 다른 타입들의 재료들)을 계면에 형성하여, 전체 하이브리드 막 스택(510)의 막 품질들, 특히, 하이브리드 막 스택(510)의 유전 상수의 열화를 악화시킨다. 따라서, 제1 층(504)과 제2 층(508) 사이에 계면 층(506)을 형성함으로써, 이후, 제2 층(508)은, 제1 층(504)과 직접 접촉하기 보다는 계면 층(506)(제1 및 제2 층(504, 508) 둘 모두로부터의 막 특성들에 더 불활성임)과 계면을 이룸(interfaced)으로써, 양호한 계면 제어가 획득될 수 있다.
[0053] 제1 층(504)에 계면 확산 층을 생성하지 않는 재료로 제2 층(508)이 제조되는 실시예들에서, 여기서 설명된 바와 같은 계면 층(506)은 제거될 수 있다. 그러한 실시예들에서, 제2 층(508)은 제1 층(504)에 바로 직접 접촉하게 형성될 수 있다.
[0054] 일 예에서, 계면 층(506)은, 플라즈마 강화 화학 증착 프로세스, 이를테면, 도 1에 도시된 프로세싱 챔버(100) 또는 도 2에 도시된 원자 층 증착 프로세싱 챔버(200)(또는 PE-ALD 프로세싱 챔버)에 의해 형성되는 금속 유전체 층이다. 일 예에서, 계면 층(506)은, 알루미늄 함유 재료, 이를테면, 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN) 층 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 티타늄 산화물(AlTiO), 알루미늄 지르코늄 산화물(AlZrO), 또는 AlON, 또는 이트륨 산화물 함유 재료, 이를테면 Y2O3일 수 있다. 일 특정 예에서, 계면 층(506)은 알루미늄 산화물(Al2O3) 또는 알루미늄 질화물(AlN) 층이다.
[0055] ALD 프로세스는, 원자들의 제1 단분자층(monolayer)이 기판 표면 상에 형성된 원자들의 제2 단분자층 상에 흡착 및 접착되는 느린 증착 프로세스에 의해 가능해진다. 각각의 층들에서의 원자들의 강한 접착 및 기판의 표면 상으로의 원자들의 층들의 흡착성은, 원자들 또는 엘리먼트들이 막 구조들에 침투하는 것을 효율적으로 방지할 수 있는 (화학 기상 증착 프로세스에 비해) 높은 막 밀도를 갖는 막 특성을 나타내게 하도록, 컴팩트(compact)하고 안정된 결합 구조들을 막 구조들에 제공한다. 또한, 계면 층(506)의 느린 ALD 증착률은 또한, 기판 표면(예컨대, 도 5b의 예들에서 제1 층(504))으로부터의 막 결함들을 보수하는 것을 보조하기 위해, 기판 표면으로부터 발생될 수 있는 기공(pinhole)들, 세공(pore)들, 피트(pit)들, 또는 결함들을 계면 층(506)으로부터의 원자들이 점진적으로 채우는 것을 허용한다. 대조적으로, 종래의 플라즈마 강화 화학 기상 증착 프로세스(PECVD)는 종종, 높은 스루풋과 함께 상대적으로 빠른 증착 프로세스를 제공하지만, 결과적인 막 층에 대해 상대적으로 다공성의 막 구조들을 나타내게 한다. 계면 층(506)은, 제1 및 제2 층들(504, 508)로부터의 엘리먼트들이 계면 층(506)을 통해 침투 또는 확산되어 디바이스 성능을 바람직하지 않게 변경하는 것을 방지하는 배리어/차단 층의 역할을 한다. 높은 스루풋의 제조 사이클(cycle)들이 요구되는 예에서, 원하는 정도의 막 밀도를 계속 유지하면서 (열 ALD에 비해) 상대적으로 더 높은 증착률의 증착 프로세스를 제공하기 위해, 플라즈마 보조 원자 층 증착(PE-ALD; plasma assisted atomic layer deposition) 프로세스가 대신 활용될 수 있다. 훨씬 더 높은 스루풋의 제조 사이클들이 요구되는 일부 실시예에서, 전체 하이브리드 막 스택(510)에 대해 특정 막 특성들, 예컨대, 높은 막 유전 상수 및 낮은 누설이 달성되는 것을 보장하기 위해, 계면 층(506)은 CVD 프로세스에 의해 형성되도록 구성될 수 있는 한편, 이어서, 후속하여 상부에 형성되는 제2 층(508)(15보다 큰 높은 유전 상수)은 ALD 프로세스에 의해 형성된다.
[0056] 일 예에서, Al2O3 층으로서 계면 층(506)을 형성하기 위해 ALD 프로세스에서 사용되는 전구체(precursor)들은, 적어도 금속 함유 전구체, 이를테면 알루미늄 함유 가스, 및 반응 가스를 포함한다. 알루미늄 함유 가스의 적절한 예들은, RxAlyR'zR''v 또는 RxAly(OR')z의 화학식을 가질 수 있으며, 여기서, R, R', 및 R''는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기이고, x, y, z 및 v는 1 내지 8의 범위를 갖는 정수들이다. 다른 실시예에서, 알루미늄 함유 화합물은 Al(NRR')3의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있고, R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있다. 적절한 알루미늄 함유 화합물들의 예들은, 디에틸알루미늄 에톡시드(Et2AlOEt), 트리에틸-트리-2차-부톡시 다이알루미늄(Et3Al2OBu3, 또는 EBDA), 트리메틸알루미늄(TMA), 트리메틸다이알루미늄 에톡시드, 디메틸 알루미늄 이소프로폭시드, 디케부톡시 알루미늄 에톡시드, (OR)2AlR'이며, 여기서, R, R', 및 R''는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 3차 부틸, 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬 기들 등일 수 있다.
[0057] 알루미늄 함유 재료 가스를 형성하기 위해 공급될 수 있는 반응 가스는, 다른 것들 중에서도, 산소 함유 가스, 이를테면 산소(O2), 오존(O3), 질소(N2), N2O, CO2, NO, CO, CO2를 포함한다.
[0058] 일 예에서, 계면 층은, 약 1.5 Å 내지 약 30 Å의 두께, 이를테면, 약 10 Å의 두께를 가질 수 있다.
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[0059] 동작(408)에서, 계면 층(506)이 제1 층(504) 상에 형성된 후에, 이어서, 제2 층(508)이 계면 층(506) 상에 형성된다. Zr 함유 재료를 포함하는 제2 층(508)은 원자 층 증착 프로세스에 의해 형성된다. 일 예에서, 제2 층(508)은, 25보다 큰 높은 유전 상수를 제2 층(508)에 제공하는, 입방정계(cubic) 또는 정방정계(tetragonal) 구조들로 형성되는 Zr 함유 재료, 이를테면 지르코늄 산화물(ZrO2)이다. 원자 층 증착 프로세스에 의해 형성되는 ZrO2 층은 종종, 적어도 25보다 큰 유전 상수, 이를테면, 약 25 내지 약 50의 유전 상수를 제공하는, 입방정계 또는 정방정계 위상의 결정질 구조로 결과적인 ZrO2를 주로 제공한다. 원자 층 증착(ALD) 프로세스에 의해 하이브리드 막 스택(510)의 제2 층(508)으로서 형성되는 Zr 함유 층은, 양호한 막 특성들, 이를테면, 높은 막 밀도, 낮은 결함 밀도 등뿐만 아니라 원하는 높은 유전 상수를 제공할 수 있다.
[0060] 일 예에서, 제2 층(508)을 형성하는 데 활용되는 전구체 혼합물들은, 알루미늄 도핑된 지르코늄(Zr) 함유 층을 형성하기 위해, 지르코늄 함유 전구체를 반응성 가스상 종 없이 또는 반응성 가스상 종과 교번적으로 또는 순차적으로 공급하는 것을 포함한다. 적절한 지르코늄 함유 전구체는, Zr-유기금속성 전구체들, 이를테면, 테트라키스(에틸메틸아미노)지르코늄(TEMAZ), 트리스(디메틸아미노)시클로펜타디에닐 지르코늄 (C5H5)Zr[N(CH3)2]3 등을 포함한다. 본원에서 활용되는 일 특정 예에서, 지르코늄 함유 전구체는 테트라키스(에틸메틸아미노)지르코늄(TEMAZ)이다. 반응성 가스상 종은, 산소 함유 가스들, 이를테면, H2O, O2, O3, H2O2, CO2, NO2, N2O 등일 수 있다. 일 예에서, 산소 함유 가스는 O2 또는 O3이다.
[0061] 일 예에서, 형성되는 하이브리드 막 스택(510)의 제2 층(508)은, 25보다 큰 유전 상수, 이를테면 25 내지 50의 유전 상수를 가질 수 있다. 일 예에서, 하이브리드 막 스택(510)의 제2 층(508)은 약 250 Å 내지 약 900 Å의 두께를 갖는다.
[0062] 일부 예들에서, 제2 층(508)에 형성되는 Zr 함유 층은, 전류 누설을 원하는 낮은 레벨로 유지하도록 Zr 함유 층에 도핑된 도펀트(dopant)들을 가질 수 있다. 재료의 유전 상수가 증가함에 따라, 재료의 밴드 갭(band gap)이 감소되어, 디바이스에서 높은 누설 전류가 유발된다. 따라서, 첨단 기술에 대해, 더 높은 커패시턴스를 갖는 커패시터를 제공하기 위해서는 유전체 층의 더 높은(예컨대, 25보다 큰) 유전 상수가 바람직하다. 대조적으로, 유전체 층의 더 높은(예컨대, 25보다 큰) 유전 상수는 또한 높은 막 누설을 종종 초래하며, 이는 결국, 디바이스 장애를 유발할 수 있다. 따라서, 알루미늄 도펀트들과 같은 도펀트들을 제2 층(508)의 Zr 함유 층 내에 제공함으로써, 제2 층(508)의 Zr 함유 층의 결정질 구조가 비정질 상태로 변경될 수 있으며, 그에 따라, 특정한 미리 결정된 레벨의 유전 상수를 낮추어, 전류 누설이 원하는 낮은 레벨로 유지된다. 예컨대, 제2 층(508)을 형성하기 위해 ZrO2 구조 내에 알루미늄 도펀트를 제공함으로써, 결과적인 ZrO2 구조가 비정질 상태를 나타내게 할 수 있으며, 그에 따라, 비정질 알루미늄 도핑된 ZrO2의 유전 상수가 25보다 작지만 여전히 15를 초과하는 원하는 범위(이를테면, 약 15 내지 25)로 유지된다. 대안적으로, 비정질 및 결정질 구조들 둘 모두, 이를테면, 도펀트들이 있는 ZrO2 층의 부분 및 도펀트들이 없는 다른 부분(예컨대, 하이브리드 결합 구조)을 포함하는 제2 층(508)이 형성되어, 원하는 유전 상수 레벨뿐만 아니라 원하는 낮은 누설 레벨 및 양호한 계면 제어를 갖는 결과적인 하이브리드 막 스택(510)이 획득될 수 있다.
[0063] 도핑된 ZrO2 층이 제2 층(508)에 사용되는 예에서, 도핑된 ZrO2 층은, 15보다 큰 유전 상수, 이를테면 15 내지 25의 유전 상수 및 약 1E-8A/cm2 또는 그 미만의 막 누설을 가질 수 있다. ZrO2 구조의 알루미늄 도펀트는, 약 6 atm.% 내지 약 20 atm.%의 도핑 농도를 가질 수 있다.
[0064] 하이브리드 막 스택(510)의 제1 층(504), 계면 층(506), 및 제2 층(508)은 모두, 진공을 깨뜨리지 않으면서 동일한 프로세싱 시스템(이를테면, 도 3에 도시된 프로세싱 시스템(300))에서 형성될 수 있다는 것이 유의된다. 예컨대, 제1 층(504)은, 프로세싱 시스템(300)에 통합된 프로세싱 챔버(100)에서 형성될 수 있다. 필요에 따라 제조 순환 시간을 절약할 뿐만 아니라 기판 오염물을 낮게 유지하기 위해, 필요에 따라, 계면 층(506)은 프로세싱 시스템(300)에 통합된 프로세싱 챔버(100) 또는 프로세싱 챔버(200)에서 형성될 수 있는 한편, 제2 층(508)은 프로세싱 시스템(300)에 전체가 통합된 프로세싱 챔버(200)에서 형성될 수 있다.
[0065] 동작(404, 406, 408)은, 하이브리드 막 스택(510)에 대한 원하는 개수의 제1 층(504), 계면 층(506), 및 제2 층(508)이 형성될 때까지 제1 층(504), 계면 층(506), 및 제2 층(508)을 순환적으로 형성하기 위해, 루프(410)로 표시된 바와 같이, 필요한 횟수 만큼 수행될 수 있다는 것이 유의된다. 각각의 동작에서의 프로세스 파라미터들은, 이러한 동작들이 기판 상에 형성되는 막 특성들을 순환적으로 정밀 튜닝할 때 변경될 수 있다. 도 5d에 도시된 예에서, 전체 하이브리드 막 스택(510)의 원하는 두께에 도달하도록 최상부 제1 층(504') 및 최상부 계면 층(506') 및 최상부 제2 층(508')이 형성된다.
[0066] 도 5d에 도시된 바와 같이 하이브리드 막 스택(510)에 대한 다수의 층들을 형성함으로써, 기판(102)은, 하이브리드 막 스택(510)에 대한 원하는 두께 또는 원하는 개수의 제1 층(504), 계면 층(506), 및 제2 층(508)에 도달하기 위해 필요한 횟수 만큼 프로세싱 챔버(PECVD 챔버)(100)와 프로세싱 챔버(200)(ALD 챔버) 사이에서 이송된다. 위에 논의된 바와 같이, 프로세싱 챔버(PECVD 챔버)(100) 및 프로세싱 챔버(200)(ALD 챔버)는 도 3의 프로세싱 시스템(300)과 같은 단일 프로세싱 시스템에 통합될 수 있으며, 기판(102)은, 생산 효율 및 제조 스루풋을 유지하기 위해 진공을 깨뜨리지 않으면서 프로세싱 시스템(300)의 프로세싱 챔버(PECVD 챔버)(100) 및 프로세싱 챔버(200)(ALD 챔버) 사이에서 안팎으로 이송될 수 있다.
[0067] 일부 실시예들에서, 하이브리드 막 스택(510)은, 도 5e에 도시된 바와 같이, 기판(102) 상에 형성된 계면 층(506) 및 제2 층(508)으로 시작하여 제2 층(508) 상에 형성된 제1 층(504)이 후속될 수 있다. 유사하게, 계면 층(506), 제2 층(508), 및 제1 층(504)은, 계면 층(506), 및 제2 층(508), 및 제1 층(504)을 순차적으로 형성하도록 (예컨대, ALD 프로세싱 챔버(200)와 PECVD 프로세싱 챔버(100) 사이에서 기판(102)을 계속해서 순환시켜) 여러 번 형성될 수 있다. 계면 층(506)이 존재하지 않는 실시예에서, 제2 층(508)은, 기판(102) 상에 바로, 그리고 기판(102) 및 기판 상에 형성된 제1 층과 직접 접촉하게 형성될 수 있다.
[0068] 루프(410)에 의해 표시된 바와 같이, 동작(404, 406, 408) 사이의 증착들의 사이클들은, 필요에 따라 임의의 동작들에서 재개 또는 중단될 수 있다는 것이 유의된다. 루프(410)에 의해 표시된 바와 같이, 동작들(404, 406, 408) 사이의 증착들의 사이클들은 또한, 필요에 따라 일부 동작들을 건너뛸 수 있다. 예컨대, 위에 논의된 바와 같이, 계면 층(506)이 요구되지 않는 실시예에서, 증착의 사이클들은 동작(404)과 동작(408) 사이에서 수행될 수 있으며, 마지막 동작은 필요에 따라 동작(404) 또는 동작(408)에서 종결 또는 중단될 수 있다. 대안적으로, 동작(404) 및/또는 동작(406) 및/또는 동작(408)의 증착의 제1 사이클이 완료된 후, 증착의 제2 사이클은, 제1 층(504), 계면 층(506), 및 제2 층(508) 중 임의의 층에 대해 필요한 동작(404, 406, 또는 408)으로부터의 동작 중 임의의 동작에서 시작될 수 있다.
[0069] 루프(410)는 동작들이 계속해서 수행될 수 있음을 표시하지만, 동작(404, 406, 408)은, 일반적으로, 기판(102)에 대한 과열 또는 낮은 제조 스루풋을 방지하기 위해 1 회 또는 2 회 순환될 수 있다는 것이 유의된다. 예컨대, 동작(404, 406, 408)은, 제1 층(504) 상에 제2 층(508)이 형성되는 또는 그 반대로의 2개의 층들(계면 층(506)이 존재하지 않음), 또는 2개의 제2 층들(508) 사이에 제1 층(504)이 샌드위치(sandwich)되는 3개의 층들, 또는 2개의 제1 층들(504) 사이에 제2 층(508)이 샌드위치되는 3개의 층들(계면 층(506)이 존재하지 않음)을 포함하는 하이브리드 막 스택(510)을 형성하도록 1 회 또는 2회 루프될 수 있다. 계면 층(506)은, 존재할 때, 제1 및 제2 층들(504, 508) 아래, 위, 또는 그들 사이의 임의의 계면에 부가될 수 있다.
[0070] 도 6a는, 커패시터 또는 게이트 절연 층 또는 다른 적절한 절연 층들을 형성하기 위해 TFT 디바이스 구조(650)에서 하이브리드 막 스택(510)을 활용하는 TFT 디바이스 구조(650)의 예를 도시한다. 기판(102) 상에 형성되는 예시적인 TFT 디바이스 구조(650)의 일부분이 도 6a에 도시된다. TFT 디바이스 구조(650)는, OLED 디바이스에 대한 저온 폴리실리콘(LTPS; low temperature polysilicon) TFT를 포함한다. LTPS TFT 디바이스 구조들(650)은, 상부에 배치된 선택적 절연 층(604)이 있는 또는 그러한 층이 없는 광학적으로 투명한 기판(102) 상에 형성된 소스 구역(609a), 채널 구역(608), 및 드레인 구역(609b)을 갖도록 만들어진 MOS 디바이스들이다. 일반적으로, 소스 구역(609a), 채널 구역(608), 및 드레인 구역(609b)은, 통상적으로 이후에 열 또는 레이저 프로세싱되어 폴리실리콘 층을 형성하는 초기에 증착된 비정질 실리콘(a-Si) 층으로부터 형성된다. 소스, 드레인, 및 채널 구역들(609a, 608, 609b)은, 광학적으로 투명한 기판(102) 상의 영역들을 패터닝하고 그리고 증착된 초기 a-Si 층(이후, 열적으로 프로세싱되거나 레이저 프로세싱(예컨대, 엑시머 레이저 어닐링(Excimer Laser Annealing) 프로세스)되어 폴리실리콘 층을 형성함)을 이온 도핑함으로써 형성될 수 있다. 이어서, 게이트 전극(614)을 채널 구역(608), 소스 구역(609a), 및 드레인 구역(609b)으로부터 격리시키기 위해, 게이트 절연 층(605)(예컨대, 도 4의 프로세스(400)에 의해 형성된 높은 유전 상수를 갖는 하이브리드 막 스택(510) 또는 절연 층)이, 증착된 폴리실리콘 층(들)의 최상부 상에 증착될 수 있다. 게이트 전극(614)은 게이트 절연 층(605)의 최상부 상에 형성된다. 게이트 절연 층(605)은 또한 일반적으로 게이트 산화물 층으로 알려져 있다. 이어서, TFT 디바이스의 제어를 허용하기 위해, 커패시터 층(612)(이는 또한, 예컨대, 도 4의 프로세스(400)에 의해 형성된 절연 층 또는 하이브리드 막 스택(510)일 수 있음) 및 디바이스 연결들이 절연 재료를 통해 만들어진다. 도 6a에 원들로 표시된 바와 같이, TFT 디바이스 구조(650)의 게이트 절연 층(605) 및 커패시터 층(612)은 또한, 제1 층(504) 및 제2 층(508) 및 그들 사이에 형성된 계면 층(506)을 포함하는, 높은 유전 상수뿐만 아니라 낮은 막 누설을 갖는 하이브리드 막 스택(510)에 의해 제조될 수 있다. 선택적 절연 층(604)이 존재하는 실시예에서, 선택적 절연 층(604) 및 제1 층(504) 둘 모두가 실리콘 재료로 형성될 수 있으므로, 실리콘 함유 층을 포함하는 제1 층(504)이 제거될 수 있다.
[0071] 도 6a의 TFT 디바이스 구조(650)는, 디바이스 구조(650)에 게이트 절연 층(605) 또는 커패시터 층(612) 중 어느 하나 또는 둘 모두를 형성하는 데 활용되는, 디바이스 구조(650) 내의 일부 위치들에서 하이브리드 막 스택(510)이 어느 위치에 활용될 수 있는지에 관한 설명 및 해설의 용이성을 위해 단지 부분적으로 형성되어 있다.
[0072] 커패시터 층(612)이 형성된 후에, 층간 절연체(606)가 커패시터 층(612) 상에 형성될 수 있다. 층간 절연체(606)는, 임의의 적절한 유전체 층, 이를테면, 실리콘 산화물 또는 실리콘 질화물 재료들일 수 있다. 층간 절연체(606)는, 커패시터 층(612) 상에 형성된 단일 층의 형태일 수 있다. 대안적으로, 층간 절연체(606)는, 상이한 디바이스 요건들에 따른 필요에 따라 다수의 층들의 형태일 수 있다. 도 6a에 도시된 예에서, 층간 절연체(606)는, 실리콘 산화물 층의 제2 층(603) 상에 형성된, 실리콘 질화물의 제1 유전체 층(602)을 포함한다. 후속하여, 소스 구역(609a) 및 드레인 구역들(609b)에 전기적으로 연결되도록, 이어서, 소스-드레인 금속 전극 층(610a, 610b)이 층간 절연체(606), 커패시터 층(612), 및 게이트 절연 층(605)에 증착, 형성, 및 패터닝된다.
[0073] 소스-드레인 금속 전극 층(610a, 610b)이 패터닝된 후에, 이어서, 평탄화 층(615)이 소스-드레인 금속 전극 층(610a, 610b) 위에 형성된다. 평탄화 층(615)은, 폴리이미드, 벤조시클로부텐-시리즈 수지, SOG(spin on glass) 또는 아크릴레이트로 제조될 수 있다. 평탄화 층(615)은 이후, 소스-드레인 금속 전극 층(610a, 610b)에 전기적으로 연결되는 픽셀 전극(616)이 평탄화 층(615) 상에 형성되고 평탄화 층(615)에 충전되게 할 수 있도록 패터닝된다.
[0074] 도 5a에 도시된 이러한 예에서, 상부 전극(611)과 하부 전극(609) 사이에 형성되는 커패시터 구조(613)(예컨대, MIM(metal-insulating-metal) 구조)로 연장되는 커패시터 층(612)이 게이트 전극(614) 상에 형성된다. 상부 전극(611)은 소스-드레인 금속 전극 층(610a, 610b)에 측방향으로 커플링될 수 있는 한편, 하부 전극(609)은, 게이트 전극(614) 또는 디바이스 구조(650) 내의 다른 적절한 전극들에 측방향으로 커플링될 수 있다. 디바이스 구조(650)에 형성된 커패시터 구조(613)는, 디스플레이 디바이스의 전기적 성능을 개선할 수 있는 저장 커패시터일 수 있다. 커패시터 구조(613)는, 상이한 디바이스 성능 요건들에 따른 필요에 따라 디바이스 구조(650)에서 적절한 임의의 위치에 형성될 수 있다는 것이 유의된다.
[0075] 도 6b에 도시된 다른 예에서, 도 6a에 도시된 커패시터 구조(613)와 유사한 커패시터 구조(622)는, 상부 전극(611)과 하부 전극(609) 사이에 형성되는 커패시터 층(620)의 역할을 하는, 상이한 치수들 및/또는 프로파일들의 하이브리드 막 스택(510)으로 형성될 수 있다. 게이트 전극(614) 위의 영역으로부터 상부 전극(611)과 하부 전극(609) 사이의 영역으로 연장되는 도 6a에 도시된 커패시터 층(612)과 달리, 도 6b에 도시된 커패시터 층(620)은, 실질적으로 상부 전극(611)과 하부 전극(609) 사이의 영역에 형성된다. 따라서, 커패시터 구조(622)를 둘러싸는, 실리콘 산화물을 포함하는 레귤러(regular) 층간 절연체(624) 또는 실리콘 산화물이 게이트 절연 층(605) 상에 형성될 수 있다. 커패시터 층(620)으로서 커패시터 구조(622)에 형성되는 하이브리드 막 스택(510)은, 필요에 따라 하부 게이트 절연 층(605)과 접촉하는 최하부 표면을 가질 수 있다. 층간 절연체(624)는, 필요에 따라, 도 6b에 도시된 바와 같이 단일 층 형태일 수 있거나, 또는 다중 층 형태일 수 있다.
[0076] 프로세스(400)에 의해 형성되는 하이브리드 막 스택(510)은, 필요에 따라, 커패시터 층(620), 도 6b의 원들에 표시된 바와 같은 게이트 절연 층(605), 패시베이션 층, 또는 LCD에 대한 LTPS TFT 또는 OLED TFT를 포함하는 TFT 디바이스 구조들(650)의, 절연 재료들을 요구하는 임의의 다른 적절한 층들을 형성하는 데 활용될 수 있다는 것이 유의된다.
[0077] 커패시터 구조들(622, 613)을 형성하는 데 활용되는 상부 전극(611) 및 하부 전극(609)은 또한, 필요에 따라, 픽셀 전극들 및/또는 공통 전극들일 수 있다는 것이 유의된다.
[0078] 도 7은, 디스플레이 디바이스들에서 활용되는 기판(102) 상에 형성될 수 있는 단순한 커패시터 구조(702)(예컨대, MIM(metal-insulating-metal) 구조)를 도시한다. 상부 전극(611) 및 하부 전극(609)(또는 TFT 디바이스 구조의 픽셀 전극 및 공통 전극)과 유사하게, 커패시터 구조(702)는, 커패시터 구조(702)를 형성하기 위해, 최상부 전극(704) 및 최하부 전극(708)을 포함하며 이들 전극 사이에 커패시터 층으로서의 하이브리드 막 스택(510)이 배치된다. 커패시터 층은, 계면 층으로서의 알루미늄 산화물 층 및 알루미늄 도펀트들 없이 또는 그와 함께 ZrO2를 포함하는 하이-k(high-k) 재료를 포함한다. 커패시터 구조에서 커패시터 층의 역할을 하는 하이브리드 막 스택(510)은 또한, 필요에 따라, 임의의 개수의 층들의 형태일 수 있다.
[0079] 도 8은 TFT 디바이스 구조(850)의 또 다른 예를 도시한다. 위에 설명된 구조와 유사하게, TFT 디바이스 구조(850)는, 게이트 전극(614) 상에 배치되는 레귤러 층간 절연체(820)를 포함한다. 패시베이션 층(822)이 층간 절연체(820) 상에 형성될 수 있다. (소스 및 드레인 구역(609a, 609b)에 전기적으로 연결되는) 소스 및 드레인 구역(902)의 다른 부분이 선택적 절연 층(604) 상에 도시된다. (소스-드레인 금속 전극 층(610a, 610b)에 전기적으로 연결되는) 소스-드레인 금속 전극 층(810)의 다른 부분이 소스 및 드레인 구역(902) 상에 배치되고 그리고 그에 전기적으로 커플링된다. 픽셀 전극(808)이 소스-드레인 금속 전극 층(810, 610a, 610b)에 전기적으로 연결될 수 있다. 이러한 특정 예에서, 게이트 절연 층(605)의 일부분이 게이트 전극(614)과 채널 구역(608) 사이를 통과하여 소스 및 드레인 구역(902) 위의 영역으로 연장된다. 일 예에서, 게이트 절연 층(605)은, 도 4를 참조하여 위에 설명된 프로세스(400)를 사용하여 형성되는 하이브리드 막 스택(510)일 수 있다. 디바이스 구조(850)의 커패시터 구조(806)를 형성하는 부가적인 전극(804)이 소스 및 드레인 구역(802) 및 게이트 절연 층(605) 위에 형성된다. 게이트 절연 층(605)(이제 또한 커패시터 층의 역할을 함) 상에 형성된 부가적인 전극(804)이 게이트 전극(614)에 전기적으로 연결될 수 있다. 따라서, 부가적인 전극(804) 및 소스 및 드레인 구역(902)은, 이들 사이에 형성된 게이트 절연 층(605)과 함께, 디바이스 구조(850)의 커패시터 구조(806)를 형성한다. 유사하게, 이제 또한 커패시터 층의 역할을 하는 게이트 절연 층(605)은, 위에 설명된 커패시터 층(612)과 유사할 수 있고 그리고 필요에 따라 층들 중 임의의 층의 형태일 수 있다.
[0080] 소스-드레인 금속 전극 층(610a, 610b, 810), 픽셀 전극(808), 공통 전극, 게이트 전극(614), 상부 전극(611), 하부 전극(609), 최상부 전극(704), 최하부 전극(708), 부가적인 전극(804), 및 디바이스 구조들의 임의의 전극들은, 투명한 전도성 산화물 층(이를테면, ITO 등), 은 나노 잉크(silver nano ink), 탄소 나노 튜브(CNT), 은 나노 잉크 및 CNT, 그래핀, 알루미늄(Al), 텅스텐(W), 크롬(Cr), 탄탈룸(Ta), 몰리브덴(Mo), 구리(Cu), TiN, MoO2, MoNx, 이들의 결합 또는 임의의 적절한 재료들을 포함하는 임의의 적절한 금속성 재료들일 수 있다는 것이 유의된다.
[0081] 평탄화 층(615) 또는 패시베이션 층(822) 위의 구조들은 간결성을 위해 제거되었다는 것이 유의된다. 그러나, 일부 예시적인 디바이스 구조들에서, 필요에 따라, 부가적인 OLED 또는 LCD 디바이스들, 또는 다른 적절한 디바이스들이 패시베이션 층(822) 또는 평탄화 층(615) 위에 형성되어, 다른 적절한 플렉서블 모바일 디스플레이 디바이스들, 이를테면, 터치 스크린 패널들을 갖는 LTPS OLED 디스플레이 디바이스들을 형성할 수 있다.
[0082] 따라서, 본원에 설명된 방법들은, 재료들, 특히, 알루미늄 함유 층을 포함하는 계면 층 상에 형성되는 Zr 함유 층을 포함하는 하이-k 재료를 갖는 하이브리드 막 스택을 제어함으로써, 디스플레이 디바이스 구조들의 전자 안정성, 전기적 성능, 낮은 누설, 및 양호한 막 스택 통합을 유리하게 개선한다. 하이브리드 막 스택은, 원하는 높은 전기적 성능으로, ALD 또는 PE-ALD 및/또는 PECVD 프로세스, 및 디스플레이 디바이스들의 커패시터로서 형성되는 유전체 층과 함께, 디스플레이 디바이스들의 게이트 절연 층, 커패시터 층, 층간 절연체, 패시베이션 층, 절연 재료들의 구조들로 제조될 수 있다.
[0083] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (21)

  1. 박막 트랜지스터 구조로서,
    투명 기판 상의 박막 트랜지스터 내에 형성되는 게이트 전극, 소스 전극, 및 드레인 전극;
    상기 게이트 전극 아래에 배치되는 절연 층; 및
    상기 게이트 전극 및 상기 절연 층과 직접 접촉하여 형성되는 커패시터 층 ― 상기 커패시터 층은 계면(interface) 층, 상기 계면 층 위에 배치되는 유전체 층, 및 상기 유전체 층 위에 배치되는 실리콘 함유 층을 갖는 하이브리드 막 스택(hybrid film stack)을 포함하고, 상기 유전체 층은 비정질 도핑된 지르코늄 함유 재료를 포함하는 제1 부분 및 지르코늄 함유 재료를 포함하는 제2 부분을 포함하고, 상기 유전체 층은 250 Å 내지 900 Å의 두께 및 1E-8A/cm2 보다 낮은 전류 누설을 갖고, 상기 계면 층은 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 티타늄 산화물(AlTiO), 알루미늄 지르코늄 산화물(AlZrO), 알루미늄 산질화물(AlON), 또는 이트륨 산화물(Y2O3) 중 적어도 하나임 ―
    을 포함하는,
    박막 트랜지스터 구조.
  2. 제1항에 있어서,
    상기 유전체 층은 15보다 크고 25 미만인 유전 상수를 포함하는,
    박막 트랜지스터 구조.
  3. 삭제
  4. 제1항에 있어서,
    상기 실리콘 함유 층은 실리콘 산화물 또는 실리콘 질화물을 포함하는,
    박막 트랜지스터 구조.
  5. 제1항에 있어서,
    상기 유전체 층의 제1 부분은 도핑된 ZrO2 층인,
    박막 트랜지스터 구조.
  6. 제1항에 있어서,
    상기 비정질 도핑된 지르코늄 함유 재료는 6 atm.% 내지 20 atm.%의 도핑 농도를 갖는,
    박막 트랜지스터 구조.
  7. 제1항에 있어서,
    상기 유전체 층 또는 상기 계면 층은 ALD 프로세스 또는 PE-ALD 프로세스에 의해 형성되는,
    박막 트랜지스터 구조.
  8. 제1항에 있어서,
    상기 절연 층은 상기 하이브리드 막 스택을 포함하는,
    박막 트랜지스터 구조.
  9. 디스플레이 디바이스들에 활용되는 디바이스 구조로서,
    하부 전극, 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이에 형성되는 하이브리드 막 스택을 포함하는 커패시터 구조 ― 상기 하부 전극은 절연 층과 직접 접촉하며, 상기 하이브리드 막 스택은 Zr 함유 층과 직접 접촉하고 그리고 상기 Zr 함유 층 상에 배치되는 계면 층을 포함하고, 상기 Zr 함유 층은 15 내지 25의 유전 상수를 가지고, 상기 Zr 함유 층은 250 Å 내지 900 Å의 두께 및 1E-8A/cm2 보다 낮은 전류 누설을 갖고, 상기 계면 층은 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN), 알루미늄 티타늄 산화물(AlTiO), 알루미늄 지르코늄 산화물(AlZrO), 알루미늄 산질화물(AlON), 또는 이트륨 산화물(Y2O3) 중 적어도 하나임 ― 를 포함하며,
    실리콘 함유 층이 상기 하이브리드 막 스택의 상기 Zr 함유 층 상에 배치되고, 상기 Zr 함유 층은 비정질 부분 및 결정질 부분을 포함하는,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  10. 제9항에 있어서,
    상기 절연 층은 상기 하이브리드 막 스택을 포함하고, 상기 절연 층은 상기 하부 전극 및 상기 상부 전극 아래에 배치되는,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  11. 제9항에 있어서,
    기판 위에 형성되는 소스 전극, 드레인 전극, 및 게이트 전극을 포함하는 박막 트랜지스터 구조를 더 포함하고, 상기 커패시터 구조는 상기 박막 트랜지스터 구조에 인접한 상기 기판 위에 형성되고, 상기 절연 층은 상기 기판 위에 그리고 상기 게이트 전극 아래에 형성되고, 상기 하이브리드 막 스택은 상기 게이트 전극 및 상기 절연 층 상에 형성되고, 상기 하이브리드 막 스택은 상기 커패시터 구조의 최상부 전극과 최하부 전극 사이에서 연장하는,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  12. 제11항에 있어서,
    상기 절연 층은 상기 하이브리드 막 스택을 포함하고, 상기 절연 층은 상기 최상부 전극 및 상기 최하부 전극 아래에 배치되는,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  13. 제11항에 있어서,
    상기 Zr 함유 층의 비정질 부분은 도핑된 ZrO2 층인,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  14. 제11항에 있어서,
    상기 Zr 함유 층의 비정질 부분은 6 atm.% 내지 20 atm.%의 도핑 농도를 갖는,
    디스플레이 디바이스들에 활용되는 디바이스 구조.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1항에 있어서,
    상기 유전체 층의 제2 부분은 결정질 ZrO2 층인,
    박막 트랜지스터 구조.
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