KR101878741B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 트랜지스터는 게이트의 적어도 일부를 덮는 3차원 구조의 채널층을 포함할 수 있다. 상기 채널층은 게이트의 양측면 및 상면을 덮는 3차원 채널영역을 가질 수 있다. 상기 채널층은 그래핀 채널층일 수 있다. 상기 트랜지스터는 상기 채널층의 제1 영역에 접촉된 소오스전극과 상기 채널층의 제2 영역에 접촉된 드레인전극을 포함할 수 있다. 개시된 트랜지스터의 제조방법은 트렌치를 갖는 몰드층을 형성하는 단계, 상기 몰드층 상에 상기 트렌치에 의해 3차원 구조를 갖는 채널층을 형성하는 단계 및 상기 트렌치 내에 게이트를 형성하는 단계를 포함할 수 있다. 상기 몰드층을 패터닝하여 소오스전극부와 드레인전극부를 형성할 수 있다.

Description

트랜지스터 및 그 제조방법{Transistor and method of manufacturing the same}
트랜지스터 및 그 제조방법에 관한 것이다.
실리콘(Si) 기반의 반도체 소자는 지금까지 빠른 속도로 고집적화 및 고성능화되어 왔다. 하지만 Si 물질의 특성 한계와 제조공정의 한계 등으로 인해, 향후 수년 후부터는, Si 기반의 반도체 소자를 더 이상 고집적화 및 고성능화시키는 것은 어려울 것이라 예상되고 있다.
이에, Si 기반의 반도체 소자의 한계를 뛰어넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다. 예컨대, 그래핀(graphene)과 같은 탄소 기반의 나노구조체를 적용하여 우수한 성능의 소자를 제조하려는 시도가 이루어지고 있다. 그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 Si 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
3차원 구조의 채널(ex, 3차원 그래핀 채널)을 갖는 트랜지스터 및 그 제조방법을 제공한다.
고집적화 및 스케일 다운(scale down)에 유리한 트랜지스터 및 그 제조방법을 제공한다.
유효 채널 길이(effective channel length)를 용이하게 조절할 수 있는 트랜지스터 및 그 제조방법을 제공한다.
그래핀의 손상/오염이 방지 또는 최소화된 그래핀 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 기판 상에 구비된 게이트; 상기 기판 상에 구비되고, 상기 게이트의 양측면 및 상면을 덮는 3차원 채널영역을 포함하는 채널층; 상기 채널층의 제1 영역에 접촉된 소오스전극; 및 상기 채널층의 제2 영역에 접촉된 드레인전극;을 포함하는 트랜지스터가 제공된다.
상기 채널층은 그래핀(graphene)을 포함할 수 있다.
상기 소오스전극 및 상기 드레인전극은 상기 게이트의 양측에 구비될 수 있다.
상기 소오스전극은 상기 3차원 채널영역에서 이격된 제1 소오스전극부를 포함할 수 있고, 상기 드레인전극은 상기 3차원 채널영역에서 이격된 제1 드레인전극부를 포함할 수 있다.
상기 제1 소오스전극부 및 상기 제1 드레인전극부는 상기 3차원 채널영역보다 높은 높이로 형성될 수 있다.
상기 소오스전극은 상기 제1 소오스전극부와 상기 3차원 채널영역 사이에 구비된 제2 소오스전극부를 더 포함할 수 있고, 상기 드레인전극은 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 구비된 제2 드레인전극부를 더 포함할 수 있다.
상기 제2 소오스전극부 및 상기 제2 드레인전극부는 상기 3차원 채널영역보다 낮은 높이 또는 그와 동일한 높이로 형성될 수 있다.
상기 제2 소오스전극부 및 상기 제2 드레인전극부의 높이에 따라 유효 채널 길이(effective channel length)가 조절될 수 있다.
상기 소오스전극은 상기 게이트 일측의 상기 채널층 상에 구비된 제1 소오스전극부; 및 상기 제1 소오스전극부에 연결되고 상기 게이트의 제1 측벽에 구비된 제2 소오스전극부;를 포함할 수 있다. 상기 드레인전극은 상기 게이트 타측의 상기 채널층 상에 구비된 제1 드레인전극부; 및 상기 제1 드레인전극부에 연결되고 상기 게이트의 제2 측벽에 구비된 제2 드레인전극부;를 포함할 수 있다.
상기 게이트는 수평 방향으로 이격된 제1 및 제2 게이트를 포함할 수 있고, 상기 소오스전극은 상기 제1 및 제2 게이트를 사이에 두고 서로 이격된 제1 및 제2 소오스전극을 포함할 수 있으며, 상기 드레인전극은 상기 제1 및 제2 게이트 사이에 구비될 수 있다.
상기 제1 소오스전극은 상기 제1 및 제2 게이트의 일측에 구비된 제1-1 소오스전극부를 포함할 수 있고, 상기 제2 소오스전극은 상기 제1 및 제2 게이트의 타측에 구비된 제2-1 소오스전극부를 포함할 수 있다.
상기 제1 소오스전극은 상기 제1-1 소오스전극부와 상기 제1 게이트 사이에 구비된 제1-2 소오스전극부를 더 포함할 수 있고, 상기 제2 소오스전극은 상기 제2-1 소오스전극부와 상기 제2 게이트 사이에 구비된 제2-2 소오스전극부를 더 포함할 수 있다.
상기 제1-2 소오스전극부 및 상기 제2-2 소오스전극부는 상기 제1-1 소오스전극부 및 상기 제2-1 소오스전극부보다 낮은 높이로 형성될 수 있다.
상기 드레인전극은 상기 제1-2 소오스전극부 및 상기 제2-2 소오스전극부와 동일한 높이로 형성될 수 있다.
상기 게이트는 바텀 게이트(bottom gate)일 수 있고, 상기 바텀 게이트와 이격된 탑 게이트(top gate)가 더 구비될 수 있다.
상기 탑 게이트는 상기 소오스전극과 상기 드레인전극 사이의 상기 채널층 영역을 덮도록 구비될 수 있다.
상기 탑 게이트는 상기 채널층 영역에서 3차원 구조를 가질 수 있다.
상기 채널층은 단층 그래핀일 수 있다.
상기 채널층은 이중층(bilayer) 그래핀일 수 있다.
상기 기판 상에 절연층이 구비될 수 있고, 상기 절연층 상에 상기 게이트가 구비될 수 있으며, 상기 절연층 상에 상기 게이트를 덮도록 상기 채널층이 구비될 수 있다.
상기 기판은 폴리머 기판, 유리 기판 또는 실리콘 기판일 수 있다.
본 발명의 다른 측면에 따르면, 게이트 및 상기 게이트의 양측면과 상면을 덮는 3차원 채널영역을 갖는 채널층을 포함하는 적층 구조물을 형성하는 단계; 상기 채널층의 제1 영역에 소오스전극을 형성하는 단계; 및 상기 채널층의 제2 영역에 드레인전극을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 채널층은 그래핀을 포함하도록 형성할 수 있다.
상기 적층 구조물을 형성하는 단계는 제1 기판 상에 트렌치(trench)를 갖는 몰드층을 형성하는 단계; 상기 몰드층 상에 상기 트렌치에 의해 3차원 구조를 갖는 채널층을 형성하는 단계; 상기 채널층 상에 게이트절연층을 형성하는 단계; 및 상기 트렌치 내부에 게이트를 형성하는 단계;를 포함할 수 있다.
상기 적층 구조물을 형성하는 단계는 상기 게이트 및 상기 게이트절연층 상에 제2 기판을 부착하는 단계; 및 상기 제1 기판을 제거하는 단계;를 더 포함할 수 있다.
상기 채널층은 그래핀을 포함하도록 형성할 수 있고, 이 경우, 상기 몰드층은 상기 그래핀을 형성하기 위한 촉매층일 수 있다.
상기 소오스전극 및 드레인전극의 적어도 일부는 상기 몰드층으로부터 형성할 수 있다.
상기 소오스전극 및 드레인전극을 형성하는 단계는 상기 몰드층을 패터닝하는 단계를 포함할 수 있다.
상기 소오스전극을 형성하는 단계는 상기 3차원 채널영역의 일측에 제1 소오스전극부를 형성하는 단계를 포함할 수 있고, 상기 드레인전극을 형성하는 단계는 상기 3차원 채널영역의 타측에 제1 드레인전극부를 형성하는 단계를 포함할 수 있다.
상기 소오스전극을 형성하는 단계는 상기 제1 소오스전극부와 상기 3차원 채널영역 사이에 제2 소오스전극부를 형성하는 단계를 더 포함할 수 있고, 상기 드레인전극을 형성하는 단계는 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 제2 드레인전극부를 형성하는 단계를 더 포함할 수 있다.
상기 제2 소오스전극부 및 상기 제2 드레인전극부를 형성하는 단계는 상기 제1 소오스전극부, 상기 제1 드레인전극부 및 상기 3차원 채널영역 상에 마스크패턴을 형성하는 단계; 상기 제1 소오스전극부와 상기 3차원 채널영역 사이 및 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 도전층을 형성하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함할 수 있다.
상기 마스크패턴은 후면 노광(backside exposure) 공정을 이용해서 형성할 수 있다.
상기 소오스전극 및 드레인전극을 형성하는 단계는 상기 몰드층을 제거하는 단계; 상기 게이트 위에 형성된 상기 채널층 상에 마스크층을 형성하는 단계; 및 상기 마스크층 양측의 상기 채널층 상에 도전층을 형성하는 단계;를 포함할 수 있다.
상기 마스크층은 마이크로 콘택 프린팅(micro-contact printing) 법으로 형성할 수 있다.
상기 게이트는 수평으로 이격된 제1 및 제2 게이트를 포함하도록 형성할 수 있고, 상기 소오스전극은 상기 제1 및 제2 게이트를 사이에 두고 이격된 제1 및 제2 소오스전극을 포함하도록 형성할 수 있으며, 상기 드레인전극은 상기 제1 및 제2 게이트 사이에 형성할 수 있다.
상기 게이트는 바텀 게이트일 수 있고, 이 경우, 상기 바텀 게이트와 이격된 탑 게이트를 형성하는 단계를 더 포함할 수 있다.
상기 탑 게이트는 상기 소오스전극과 상기 드레인전극 사이의 상기 채널층 영역을 덮도록 형성할 수 있다.
상기 탑 게이트는 상기 채널층 영역에서 3차원 구조를 가질 수 있다.
상기 채널층은 단층 그래핀으로 형성할 수 있다.
상기 채널층은 이중층(bilayer) 그래핀으로 형성할 수 있다.
상기 적층 구조물은 복수의 소자영역을 포함하도록 형성할 수 있고, 상기 몰드층은 상기 복수의 소자영역 각각에 대응하는 복수의 트렌치를 포함하도록 형성할 수 있으며, 상기 게이트는 상기 복수의 트렌치 각각에 형성할 수 있다.
상기 적층 구조물을 패터닝하여 상기 복수의 소자영역을 분리하는 단계를 포함할 수 있다.
상기 제1 기판과 상기 적층 구조물 사이에 희생층이 더 구비될 수 있고, 상기 제1 기판을 제거하는 단계는 상기 복수의 소자영역 사이로 식각 용액을 주입하여 상기 희생층을 식각하는 단계를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 기판 상에 트렌치를 갖는 몰드층을 형성하는 단계; 상기 몰드층 상에 상기 트렌치에 의해 3차원 구조를 갖는 채널층을 형성하는 단계; 상기 채널층 상에 상기 트렌치를 매립하는 절연층을 형성하는 단계; 상기 절연층 상에 제2 기판을 부착하는 단계; 상기 제1 기판을 제거하는 단계; 상기 채널층의 제1 및 제2 영역에 각각 접촉하는 소오스전극 및 드레인전극을 형성하는 단계; 상기 채널층 상에 게이트절연층을 형성하는 단계; 및 상기 소오스전극과 드레인전극 사이의 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 채널층은 그래핀을 포함하도록 형성할 수 있다.
상기 몰드층은 상기 그래핀을 형성하기 위한 촉매 물질로 형성할 수 있다.
상기 제1 기판과 상기 몰드층 사이에 희생층을 형성하는 단계를 더 포함할 수 있고, 상기 제1 기판을 제거하는 단계는 상기 희생층을 식각하는 단계를 포함할 수 있다.
상기 소오스전극 및 드레인전극의 적어도 일부는 상기 몰드층으로부터 형성할 수 있다.
상기 게이트는 상기 채널층 영역에서 3차원 구조를 가질 수 있다.
3차원 구조의 채널층(ex, 그래핀층)을 갖는 트랜지스터를 구현할 수 있다.
스케일 다운(scale down)에 유리한 트랜지스터를 구현할 수 있다.
그래핀의 손상 및 오염이 최소화 또는 방지된 우수한 성능의 그래핀 트랜지스터를 구현할 수 있다.
게이트에 대하여 소오스/드레인전극의 위치가 자기 정렬(self-align) 되어 소오스/드레인전극 간 저항이 최소화된 트랜지스터를 구현할 수 있다.
다양한 기판을 적용할 수 있어서, 적용 분야 확장에 유리한 트랜지스터를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2는 도 1의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다.
도 3 및 도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 5는 도 3의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 8은 도 7의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도들이다.
도 10은 도 9a 내지 도 9c를 참조하여 설명한 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도들이다.
도 13은 도 12a 및 도 12b를 참조하여 설명한 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다.
도 14a 내지 도 14g는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 15a 내지 도 15e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 16a 내지 도 16e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 18a 내지 도 18e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 19는 도 18e의 I-I'선에 따른 단면도이다.
도 20은 도 18e의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 21a 내지 도 21g는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 22a 내지 도 22e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 절연층(IL1)이 구비될 수 있다. 기판(SUB1)은 폴리머 기판이거나, 유리 기판 또는 실리콘 기판일 수도 있다. 상기 폴리머 기판은 플라스틱일 수 있지만, 그렇지 않을 수도 있다. 기판(SUB1)은 플렉서블(flexible) 기판일 수 있지만, 단단한(rigid) 기판일 수 있다. 또한 기판(SUB1)은 투명한 기판일 수 있지만, 불투명한 기판일 수도 있다. 절연층(IL1)은 산화물, 질화물, 질산화물 등으로 형성될 수 있다. 기판(SUB1)과 절연층(IL1) 사이에는 소정의 삽입층(IN1)이 더 구비될 수 있다. 삽입층(IN1)은 폴리머나 SOG(spin on glass) 물질과 같은 절연 물질로 형성될 수 있다. 삽입층(IN1)을 구비시키는 것은 선택적인(optional) 것이다. 즉, 삽입층(IN1)은 구비시키지 않을 수도 있다.
절연층(IL1) 상에 게이트(G1)가 구비될 수 있다. 게이트(G1)는 일반적인 반도체 소자에서 사용되는 다양한 도전 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 절연층(IL1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성되거나, Si 질화물보다 유전율이 높은 고유전(high-k) 물질, 예컨대, Al 산화물, Hf 산화물, Zr 산화물 등으로 형성되거나, 폴리머와 같은 유기물로 형성될 수도 있다. 또는 게이트절연층(GI1)은 위에 언급된 물질들 중에서 적어도 두 개를 조합한 구성을 가질 수도 있다. 게이트절연층(GI1)의 두께는, 예컨대, 10∼30㎚ 정도일 수 있다. 게이트절연층(GI1)은 게이트(G1)와 절연층(IL1) 상에 컨포멀하게(conformally) 형성될 수 있다. 따라서 절연층(IL1)에 대하여 돌출된 게이트(G1)의 형상은 게이트절연층(GI1)에서도 유지될 수 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트절연층(GI1)을 사이에 두고 게이트(G1) 및 절연층(IL1) 상에 구비된 것이라 할 수 있다. 채널층(C1)은 그래핀(graphene)으로 형성될 수 있다. 예컨대, 채널층(C1)은 그래핀층일 수 있다. 이러한 채널층(C1)의 두께는 수 내지 수십 ㎚ 정도로 얇을 수 있다. 채널층(C1)은 게이트절연층(GI1)의 표면(상면) 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 따라서 절연층(IL1)에 대하여 돌출된 게이트(G1)의 형상이 채널층(C1)에 반영될 수 있다. 채널층(C1)은 게이트(G1)의 양측면 및 상면을 덮는 구조를 가질 수 있다. 이러한 채널층(C1)은 게이트(G1) 영역에서 3차원 구조를 갖는다고 할 수 있다. 다시 말해, 채널층(C1)은 게이트(G1)에 의해 3차원 구조를 갖는다고 할 수 있다. 게이트(G1)에 대응하는 채널층(C1) 영역은 '
Figure 112012006504462-pat00001
' 모양의 단면 형태를 갖는 '3차원 채널영역(3)'이라 할 수 있다. 3차원 채널영역(3)은 채널층(C1)의 중앙부일 수 있다.
채널층(C1)의 제1 영역에 접촉된 소오스전극(S1)이 구비될 수 있고, 채널층의 제2 영역에 접촉된 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)의 양측에 구비될 수 있다. 소오스전극(S1)은 3차원 채널영역(3)의 일측으로 이격되도록 구비될 수 있고, 드레인전극(D1)은 3차원 채널영역(3)의 타측으로 이격되도록 구비될 수 있다. 게이트(G1)의 전계(electric field)가 3차원 채널영역(3)은 물론이고 그 양측의 채널층(C1) 부분에도 영향을 줄 수 있기 때문에, 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역은 게이트(G1)의 전계(electric field)에 의해 제어될 수 있고, '채널'의 역할을 할 수 있다. 또한 채널층(C1)이 그래핀으로 형성된 경우, 그 전기 저항이 매우 낮기 때문에, 채널층(C1)을 통한 소오스전극(S1) 및 드레인전극(D1) 사이의 전류 흐름 특성은 우수할 수 있다.
소오스전극(S1) 및 드레인전극(D1)은 일반적인 반도체 소자에서 사용되는 다양한 도전 물질로 형성될 수 있다. 예컨대, 소오스전극(S1) 및 드레인전극(D1)은 Ni, Cu, Co, Pt, Ru 등으로 이루어진 금속 및 이들의 혼합물 중 적어도 하나로 형성될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 또는 다층 구조를 가질 수 있다. 또한, 도시된 바와 같이, 소오스전극(S1) 및 드레인전극(D1)은 3차원 채널영역(3)보다 높은 높이로 형성될 수 있다. 그러나 소오스전극(S1) 및 드레인전극(D1) 각각의 상층부(upper portion)를 식각하여 이들의 높이를 낮출 수도 있다. 따라서 소오스전극(S1) 및 드레인전극(D1)은 3차원 채널영역(3)과 유사한 높이를 갖거나, 그보다 낮은 높이를 가질 수도 있다.
도 2는 도 1의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다. 도 2의 A-A'선에 따른 단면도가 도 1과 같을 수 있다.
도 2를 참조하면, 게이트(G1)는 소정 방향, 예컨대, Y축 방향으로 연장된 라인 형상을 가질 수 있다. 게이트(G1)의 일단에 게이트 패드부(GP1)가 더 구비될 수 있다. 게이트 패드부(GP1)는 게이트(G1)보다 넓은 폭을 가질 수 있다. 게이트(G1)와 게이트 패드부(GP1)는 일체(one body)를 이룰 수 있다. 이런 점에서, 게이트 패드부(GP1)는 게이트(G1)의 일부로 볼 수도 있다. 채널층(C1)은 게이트(G1)의 적어도 일부를 덮도록 구비될 수 있다. 채널층(C1)은 게이트(G1)와 수직한 방향, 예컨대, X축 방향으로 연장된 형상을 가질 수 있다. 게이트(G1)가 채널층(C1)의 중앙부를 가로지르도록 연장된다고 할 수 있다. 게이트(G1) 일측의 채널층(C1) 상에 소오스전극(S1)이 구비될 수 있고, 게이트(G1) 타측의 채널층(C1) 상에 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)에 대응하는 채널층(C1) 영역(즉, 도 1의 3차원 채널영역(3))에서 다소 이격되도록 구비될 수 있다.
도 2에 도시된 게이트(G1), 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)의 평면 구조는 예시적인 것이고, 이들의 형상은 다양하게 변형될 수 있다. 예컨대, 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 영역의 폭은 소오스전극(S1) 및 드레인전극(D1) 아래에 구비된 채널층(C1) 영역의 폭보다 좁을 수도 있다. 또한 소오스전극(S1) 및 드레인전극(D1) 각각은 채널층(C1)의 외측으로 연장된 구조를 가질 수도 있다. 그 밖에도 다양한 변형이 가능하다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 도 1의 구조에서 변형된 것이다. 도 3의 트랜지스터는 소오스전극(S10) 및 드레인전극(D10)의 구조에서 도 1의 트랜지스터와 차이가 있다.
도 3을 참조하면, 소오스전극(S10)은 제1 소오스전극부(이하, 제1 소오스부)(S11) 및 제2 소오스전극부(이하, 제2 소오스부)(S12)를 포함할 수 있다. 드레인전극(D10)은 제1 드레인전극부(이하, 제1 드레인부)(D11) 및 제2 드레인전극부(이하, 제2 드레인부)(D12)를 포함할 수 있다. 제1 소오스부(S11) 및 제1 드레인부(D11)는 각각 도 1의 소오스전극(S1) 및 드레인전극(D1)과 동일하거나 유사할 수 있다. 제2 소오스부(S12)는 제1 소오스부(S11)와 3차원 채널영역(3) 사이에 구비될 수 있다. 제2 드레인부(D12)는 제1 드레인부(D11)와 3차원 채널영역(3) 사이에 구비될 수 있다. 제2 소오스부(S12)에 의해 제1 소오스부(S11)와 3차원 채널영역(3)이 연결될 수 있고, 이와 유사하게, 제2 드레인부(D12)에 의해 제1 드레인부(D11)와 3차원 채널영역(3)이 연결될 수 있다. 제2 소오스부(S12) 및 제2 드레인부(D12)는 3차원 채널영역(3)보다 낮은 높이로 형성될 수 있다. 제2 소오스부(S12)와 제2 드레인부(D12) 사이의 채널층(C11) 영역이 '유효 채널영역'일 수 있다. 이러한 유효 채널영역의 길이, 즉, 유효 채널 길이는 제2 소오스부(S12) 및 제2 드레인부(D12)의 높이(두께)에 따라 달라질 수 있다. 따라서 제2 소오스부(S12) 및 제2 드레인부(D12)의 높이(두께)를 조절함으로써, 유효 채널 길이를 제어할 수 있다. 본 발명의 실시예에 따르면, 제2 소오스부(S12) 및 제2 드레인부(D12)의 높이(두께) 제어는 용이하기 때문에, 유효 채널 길이는 용이하게 제어될 수 있다.
도 3에서는 제2 소오스부(S12) 및 제2 드레인부(D12)가 3차원 채널영역(3)보다 낮은 높이를 갖는 경우가 도시되어 있지만, 제2 소오스부(S12) 및 제2 드레인부(D12)의 높이를 조절하여, 이들이 3차원 채널영역(3)과 동일한(혹은 유사한) 높이를 갖도록 만들 수 있다. 그 예가 도 4에 도시되어 있다. 도 4를 참조하면, 제2 소오스부(S12') 및 제2 드레인부(D12')는 3차원 채널영역(3)과 동일한 높이를 가질 수 있다.
도 5는 도 3의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다. 도 5의 A-A'선에 따른 단면도가 도 3과 같을 수 있다.
도 5를 참조하면, 소오스전극(S10)은 게이트(G1)의 일측에 구비될 수 있고, 제1 소오스부(S11) 및 제2 소오스부(S12)를 포함할 수 있다. 제2 소오스부(S12)는 제1 소오스부(S11)와 게이트(G1) 사이에 구비될 수 있다. 드레인전극(D10)은 게이트(G1)의 타측에 구비될 수 있고, 제1 드레인부(D11) 및 제2 드레인부(D12)를 포함할 수 있다. 제2 드레인부(D12)는 제1 드레인부(D11)와 게이트(G1) 사이에 구비될 수 있다. 게이트(G1) 및 채널층(C1)의 구조는 도 2의 그것과 동일할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 도 1의 구조에서 변형된 것이다. 도 6의 트랜지스터는 소오스전극(S20) 및 드레인전극(D20)의 구조에서 도 1의 트랜지스터와 차이가 있다.
도 6을 참조하면, 소오스전극(S20) 및 드레인전극(D20)은 게이트(G1)의 양측에 구비될 수 있다. 소오스전극(S20)은 제1 소오스전극부(이하, 제1 소오스부)(S21) 및 제2 소오스전극부(이하, 제2 소오스부)(S22)를 포함할 수 있다. 제1 소오스부(S21)는 게이트(G1) 일측의 채널층(C1) 상에 구비될 수 있고, 제2 소오스부(S22)는 제1 소오스부(S21)에 연결되면서 게이트(G1)의 제1 측벽에 구비될 수 있다. 이와 유사하게, 드레인전극(D20)은 제1 드레인전극부(이하, 제1 드레인부)(D21) 및 제2 드레인전극부(이하, 제2 드레인부)(D22)를 포함할 수 있다. 제1 드레인부(D21)는 게이트(G1) 타측의 채널층(C1) 상에 구비될 수 있고, 제2 드레인부(D22)는 제1 드레인부(D21)에 연결되면서 게이트(G1)의 제2 측벽에 구비될 수 있다. 제1 소오스부(S21) 및 제2 소오스부(S22)는 서로 유사한 두께를 가질 수 있고, 제1 드레인부(D21) 및 제2 드레인부(D22) 또한 서로 유사한 두께를 가질 수 있다. 경우에 따라서는, 제2 소오스부(S22) 및 제2 드레인부(D22)의 높이를 조절할 수 있다. 제2 소오스부(S22) 및 제2 드레인부(D22)의 높이에 따라, 유효 채널 길이가 제어될 수 있다. 또한 제2 소오스부(S22) 및 제2 드레인부(D22)는 구비시키지 않을 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 도 3의 구조에서 변형된 것이다. 도 7의 트랜지스터는 수평 방향으로 서로 이격된 복수의 게이트, 예컨대, 제1 및 제2 게이트(G11, G12)를 포함할 수 있다.
도 7을 참조하면, 기판(SUB1) 상에 절연층(IL1)이 구비될 수 있다. 기판(SUB1)과 절연층(IL1) 사이에 삽입층(IN1)이 더 구비될 수 있다. 절연층(IL1) 상에 제1 및 제2 게이트(G11, G12)가 구비될 수 있다. 제1 및 제2 게이트(G11, G12)는 수평 방향으로 이격될 수 있다. 채널층(C11)은 제1 및 제2 게이트(G11, G12) 각각의 적어도 일부를 덮도록 구비될 수 있다. 채널층(C11)은 제1 게이트(G11)에 대응하는 제1의 3차원 채널영역(13) 및 제2 게이트(G12)에 대응하는 제2의 3차원 채널영역(23)을 포함할 수 있다. 채널층(C11)과 제1 및 제2 게이트(G11, G12) 사이에는 게이트절연층(GI11)이 구비될 수 있다. 게이트절연층(GI11)은 채널층(C11)과 절연층(IL1) 사이로 연장된 구조를 가질 수 있다. 채널층(C11)의 서로 다른 두 영역에 각각 접촉된 제1 소오스전극(S100) 및 제2 소오스전극(S200)이 구비될 수 있다. 제1 소오스전극(S100) 및 제2 소오스전극(S200)은 제1 및 제2 게이트(G11, G12)를 사이에 두고 서로 이격하도록 배치될 수 있다. 즉, 제1 소오스전극(S100)은 제1 및 제2 게이트(G11, G12)의 일측에 구비될 수 있고, 제2 소오스전극(S200)은 제1 및 제2 게이트(G11, G12)의 타측에 구비될 수 있다. 제1 소오스전극(S100)은 제1 게이트(G11)에 인접하게 구비될 수 있고, 제2 소오스전극(S200)은 제2 게이트(G12)에 인접하게 구비될 수 있다. 따라서 제1 소오스전극(S100)과 제2 게이트(G12) 사이에 제1 게이트(G11)가 구비될 수 있고, 제2 소오스전극(S200)과 제1 게이트(G11) 사이에 제2 게이트(G12)가 구비될 수 있다. 제1 소오스전극(S100)은 제1-1 소오스전극부(이하, 제1-1 소오스부)(S110) 및 제1-2 소오스전극부(제1-2 소오스부)(S120)를 포함할 수 있다. 제1-2 소오스부(S120)는 제1-1 소오스부(S110)와 제1의 3차원 채널영역(13) 사이에 구비될 수 있다. 제2 소오스전극(S200)은 제2-1 소오스전극부(이하, 제2-1 소오스부)(S210) 및 제2-2 소오스전극부(이하, 제2-2 소오스부)(S220)를 포함할 수 있다. 제2-2 소오스부(S220)는 제2-1 소오스부(S210)와 제2의 3차원 채널영역(23) 사이에 구비될 수 있다. 제1-1 소오스부(S110) 및 제2-1 소오스부(S210)는 도 3의 제1 소오스부(S11)와 유사할 수 있고, 제1-2 소오스부(S120) 및 제2-2 소오스부(S220)는 도 3의 제2 소오스부(S12)와 유사할 수 있다. 한편, 드레인전극(D100)은 제1의 3차원 채널영역(13)과 제2의 3차원 채널영역(23) 사이에 구비될 수 있다. 드레인전극(D100)은 두 개의 소오스전극(S100, S200)에 대하여 공통으로 사용되는 '공통 드레인전극'이라 할 수 있다. 드레인전극(D100)은 제1-2 소오스부(S120) 및 제2-2 소오스부(S220)와 동일하거나 유사한 높이로 구비될 수 있다. 제1-2 소오스부(S120)와 드레인전극(D100)의 높이에 따라 제1의 3차원 채널영역(13)의 유효 채널 길이가 제어될 수 있고, 이와 유사하게, 제2-2 소오스부(S220)와 드레인전극(D100)의 높이에 따라 제2의 3차원 채널영역(23)의 유효 채널 길이가 제어될 수 있다.
도 8은 도 7의 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다. 도 8의 A-A'선에 따른 단면도가 도 7과 같을 수 있다.
도 8을 참조하면, 제1 및 제2 게이트(G11, G12)가 서로 이격하여 구비될 수 있다. 제1 및 제2 게이트(G11, G12)는 소정 방향, 예컨대, Y축 방향으로 연장된 라인 형상을 가질 수 있고, 이들은 X축 방향으로 이격될 수 있다. 제1 및 제2 게이트(G11, G12)의 일단에는 이들에 공통으로 연결된 게이트 패드부(GP10)가 구비될 수 있다. 게이트 패드부(GP10)는 제1 및 제2 게이트(G11, G12)와 일체(one body)를 이룰 수 있다. 채널층(C11)은 제1 및 제2 게이트(G11, G12) 각각의 적어도 일부를 덮도록 구비될 수 있다. 채널층(C11)은, 예컨대, 그래핀층일 수 있다. 제1 및 제2 게이트(G11, G12) 일측의 채널층(C11) 상에 제1 소오스전극(S100)이 구비될 수 있고, 제1 및 제2 게이트(G11, G12) 타측의 채널층(C11) 상에 제2 소오스전극(S200)이 구비될 수 있다. 제1 소오스전극(S100)은 제1-1 소오스부(S110) 및 제1-2 소오스부(S120)를 포함할 수 있고, 제2 소오스전극(S200)은 제2-1 소오스부(S210) 및 제2-2 소오스부(S220)를 포함할 수 있다. 제1-2 소오스부(S120)는 제1-1 소오스부(S110)와 제1 게이트(G11) 사이에 구비될 수 있고, 제2-2 소오스부(S220)는 제2-1 소오스부(S210)와 제2 게이트(G12) 사이에 구비될 수 있다. 제1 및 제2 게이트(G11, G12) 사이에 드레인전극(D100)이 구비될 수 있다. 드레인전극(D100)은 제1 및 제2 게이트(G11, G12)와 평행한 방향, 즉, Y축 방향으로 연장된 라인 형상을 가질 수 있다. 드레인전극(D100)의 일단에 드레인 패드부(DP100)가 구비될 수 있다. 드레인전극(D100)과 드레인 패드부(DP100)는 일체(one body)를 이룰 수 있지만, 그렇지 않을 수도 있다. 드레인 패드부(DP100)는 드레인전극(D100)의 일부로 볼 수도 있다. 드레인 패드부(DP100)는 제1-1 소오스부(S110) 및 제2-1 소오스부(S210)와 동일한(혹은 유사한) 높이로 형성될 수 있다. 또한 드레인 패드부(DP100)는 제1-1 소오스부(S110) 및 제2-1 소오스부(S210)와 동일한(혹은 유사한) 물질로 형성될 수 있다. 그러나 경우에 따라서는, 드레인 패드부(DP100)는 제1-1 소오스부(S110) 및 제2-1 소오스부(S210)와 다른 높이 및/또는 다른 물질로 형성될 수 있다. 예컨대, 드레인 패드부(DP100)는 드레인전극(D100)과 동일한 물질 및/또는 동일한 높이로 형성될 수도 있다. 도 8에 도시된 평면 구조는 예시적인 것이고, 다양하게 변형될 수 있다.
본 발명의 실시예에 따른 트랜지스터는 3차원 구조의 채널층(C1, C11)을 갖는다. 상기 3차원 구조의 채널층(C1, C11)은 그래핀층일 수 있다. 그러므로, 본 발명의 실시예에 따른 트랜지스터는 "3차원 그래핀 채널 트랜지스터"일 수 있다. 3차원 구조의 채널층(C1, C11)은 2차원 구조(즉, 평면 구조)의 채널층에 비하여 유효 채널 길이 확보에 유리할 수 있다. 즉, 2차원 구조의 채널층을 갖는 트랜지스터의 경우, 스케일 다운(scale down) 시, 채널 길이 확보가 어렵지만, 3차원 구조의 채널층(C1, C11)을 갖는 트랜지스터는 사이즈가 작아지더라도 충분히 긴 유효 채널 길이를 확보할 수 있다. 따라서 본 발명의 실시예에 따른 트랜지스터는 소자의 고집적화 및 스케일 다운(scale down)에 유리할 수 있다.
또한 도 3과 같은 트랜지스터의 경우, 제2 소오스부(S12)와 제2 드레인부(D12)의 높이(두께)를 조절하여 유효 채널 길이를 용이하게 조절할 수 있으므로, 트랜지스터의 특성 제어가 용이할 수 있다. 도 3과 유사하게, 도 7의 트랜지스터에서도 유효 채널 길이를 용이하게 조절할 수 있다.
또한 도 3의 트랜지스터에서 제2 소오스부(S12)와 제2 드레인부(D12)는 자기 정렬(self-align)된 요소일 수 있다. 이는 이들의 형성방법과 관련된 것으로, 이에 대해서는 추후에 보다 상세히 설명한다. 제2 소오스부(S12)와 제2 드레인부(D12)가 자기 정렬된 요소라는 것은, 오정렬(misalign)에 따른 문제가 억제된다는 것을 의미한다. 또한 제2 소오스부(S12)와 제2 드레인부(D12)가 자기 정렬되기 때문에, 게이트(G1)와 제2 소오스부(S12) 사이의 간격과 게이트(G1)와 제2 드레인부(D12) 사이의 간격은 최소화될 수 있고, 그에 따라 제2 소오스부(S12)와 제2 드레인부(D12) 사이의 저항이 최소화될 수 있다. 따라서 트랜지스터의 동작 특성이 향상될 수 있다. 도 7의 제1-2 소오스부(S120), 제2-2 소오스부(S220) 및 드레인전극(D100)도 자기 정렬된 요소일 수 있으므로, 도 7의 트랜지스터에서도 오정렬 문제가 억제되고 특성이 개선될 수 있다. 도 6의 소오스전극(S20) 및 드레인전극(D20)도 자기 정렬된 요소일 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도들이다. 도 9b는 도 9a의 I-I'선에 따른 단면도이고, 도 9c는 도 9a의 Ⅱ-Ⅱ'선에 따른 단면도이다. 본 실시예의 트랜지스터는 바텀 게이트(bottom gate)(G10) 및 탑 게이트(top gate)(G20)를 포함하는 더블 게이트 구조를 갖는다.
도 9a를 참조하면, 기판(SUB1) 상에 삽입층(IN1) 및 절연층(IL1)이 차례로 구비될 수 있고, 절연층(IL1) 상에 바텀 게이트(G10)가 구비될 수 있다. 절연층(IL1) 상에 바텀 게이트(G10)를 덮는 제1 게이트절연층(GI10)이 구비될 수 있다. 제1 게이트절연층(GI10) 상에 채널층(C15)이 구비될 수 있다. 채널층(C15)은 그래핀을 포함하도록 형성될 수 있다. 예컨대, 채널층(C15)은 그래핀층일 수 있다. 채널층(C15)은 바텀 게이트(G10)에 의해 3차원 구조를 가질 수 있다. 채널층(C15)의 3차원 구조는 추후에 설명할 도 9b에서 확인할 수 있다. 채널층(C15)의 제1 영역에 접촉된 소오스전극(S15)이 구비될 수 있고, 채널층(C15)의 제2 영역에 접촉된 드레인전극(D15)이 구비될 수 있다. 채널층(C15) 상에 소오스전극(S15) 및 드레인전극(D15)을 덮는 제2 게이트절연층(GI20)이 구비될 수 있다. 제2 게이트절연층(GI20) 상에 탑 게이트(G20)가 구비될 수 있다. 탑 게이트(G20)는 소오스전극(S15)과 드레인전극(D15) 사이에 배치될 수 있다. 또한 제2 게이트절연층(GI20) 상에 바텀 게이트(G10)와 콘택된 제1 콘택전극(CE10)이 더 구비될 수 있다. 제1 콘택전극(CE10)은 제2 게이트절연층(GI20), 채널층(C15) 및 제1 게이트절연층(GI10)을 관통하는 콘택홀을 통해서 바텀 게이트(G10)에 접촉될 수 있다. 상기 콘택홀의 내측벽으로 채널층(C15)은 노출되지 않을 수 있다. 즉, 상기 콘택홀 영역에서 채널층(C15) 부분은 제1 및 제2 게이트절연층(GI10, GI20)에 의해 덮여 있을 수 있다. 따라서 채널층(C15)과 제1 콘택전극(CE10)은 전기적으로 절연될 수 있다. 제1 콘택전극(CE10)은 드레인전극(D15)의 일측에 구비될 수 있지만, 그 형성 위치는 달라질 수 있다. 제1 콘택전극(CE10)이 형성되는 바텀 게이트(G10)의 영역은 패드부일 수 있다.
도 9a의 I-I'선에 따른 단면도는 도 9b와 같을 수 있다. 도 9b를 참조하면, 채널층(C15)은 바텀 게이트(G10)에 의해 3차원 구조를 가질 수 있고, 그 위에 구비되는 탑 게이트(G20)도 3차원 구조를 가질 수 있다. 탑 게이트(G20)는 채널층(C15) 영역에서 3차원 구조를 갖는다고 할 수 있다.
도 9a의 Ⅱ-Ⅱ'선에 따른 단면도는 도 9c와 같을 수 있다. 도 9c를 참조하면, 바텀 게이트(G10)에 의해 3차원 구조를 갖도록 형성된 채널층(C15)에 접촉된 드레인전극(D15)이 구비될 수 있다. 드레인전극(D15) 상에 제2 게이트절연층(GI20)이 구비될 수 있다.
도 10은 도 9a 내지 도 9c를 참조하여 설명한 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다. 도 10의 A-A'선에 따른 단면도가 도 9a와 같을 수 있고, B-B'선에 따른 단면도가 도 9b와 같을 수 있고, C-C'선에 따른 단면도가 도 9c와 같을 수 있다.
도 10을 참조하면, 바텀 게이트(G10)는 소정 방향, 예컨대, Y축 방향으로 연장된 라인 패턴부(LP11)를 포함할 수 있고, 상기 라인 패턴부(LP11)의 일단에 구비된 바텀 게이트 패드부(GP11)를 더 포함할 수 있다. 바텀 게이트 패드부(GP11)는 라인 패턴부(LP11)보다 넓은 폭을 가질 수 있다. 채널층(C15)은 바텀 게이트(G10)를 전체적으로 덮도록 형성될 수 있다. 소오스전극(S15)은 라인 패턴부(LP11)의 제1 영역과 오버랩(overlap)된 구조를 가질 수 있다. 드레인전극(D15)은 라인 패턴부(LP11)의 제2 영역과 오버랩된 구조를 가질 수 있다. 탑 게이트(G20)는 소오스전극(S15)과 드레인전극(D15) 사이에 구비될 수 있다. 바텀 게이트 패드부(GP11)에 접촉된 제1 콘택전극(CE10)이 구비될 수 있다. 이와 유사하게, 소오스전극(S15) 및 드레인전극(D15)과 각각 콘택된 제2 콘택전극(CE20) 및 제3 콘택전극(CE30)이 더 구비될 수 있다. 도 10에 도시된 평면 구조는 예시적인 것이고, 다양하게 변형될 수 있다.
도 9a에서 채널층(C15)은 단층(single layer) 그래핀으로 구성될 수 있지만, 이중층(bilayer) 그래핀으로 구성될 수도 있다. 도 9a에서 채널층(C15)이 이중층 그래핀으로 구성된 경우를 도 11에 도시하였다.
도 11을 참조하면, 채널층(C15')은 제1 그래핀(1) 및 제2 그래핀(2)을 포함할 수 있다. 제1 및 제2 그래핀(1, 2)은 이중층 그래핀을 구성한다고 할 수 있다. 이와 같이, 이중층 그래핀을 채널층(C15')으로 사용하면, 단층 그래핀을 사용하는 경우와 비교하여, 채널층(C15')의 밴드갭(bandgap)이 커질 수 있고, 결과적으로 트랜지스터의 온/오프 전류비(ON/OFF current ratio)가 증가할 수 있다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 트랜지스터를 보여주는 단면도들이다. 도 12b는 도 12a의 I-I'선에 따른 단면도이다.
도 12a를 참조하면, 기판(SUB1) 상에 절연층(IL10)이 구비될 수 있다. 기판(SUB1)과 절연층(IL10) 사이에 삽입층(IL1)이 더 구비될 수 있다. 절연층(IL10)의 일부 영역은 나머지 영역보다 위쪽으로 돌출된 구조를 가질 수 있다. 즉, 절연층(IL10)은 위쪽으로 돌출된 돌출부(P1)를 가질 수 있다. 절연층(IL10) 상에 돌출부(P1)를 덮는 채널층(C25)이 구비될 수 있다. 채널층(C25)은 그래핀을 포함하도록 형성될 수 있다. 예컨대, 채널층(C25)은 그래핀층일 수 있다. 채널층(C25)의 제1 및 제2 영역에 각각 접촉된 소오스전극(S25) 및 드레인전극(D25)이 구비될 수 있다. 소오스전극(S25)은 돌출부(P1)의 일단과 오버랩되도록 구비될 수 있고, 드레인전극(D25)은 돌출부(P1)의 타단과 오버랩되도록 구비될 수 있다. 채널층(C25) 상에 소오스전극(S25) 및 드레인전극(D25)을 덮는 게이트절연층(GI25)이 구비될 수 있다. 게이트절연층(GI25) 상에 게이트(G25)가 구비될 수 있다. 게이트(G25)는 소오스전극(S25)과 드레인전극(D25) 사이에 구비될 수 있다.
도 12a의 I-I'선에 따른 단면도는 도 12b와 같을 수 있다. 도 12b를 참조하면, 채널층(C25)은 돌출부(P1)에 의해 3차원 구조를 가질 수 있다. 게이트(G25)는 채널층(C25) 영역에서 3차원 구조를 가질 수 있다.
도 13은 도 12a 및 도 12b를 참조하여 설명한 트랜지스터의 주요 구성요소의 평면 구조를 예시적으로 보여주는 평면도이다. 도 13의 A-A'선에 따른 단면도가 도 12a와 같을 수 있고, B-B'선에 따른 단면도는 도 12b와 같을 수 있다.
도 13을 참조하면, 돌출부(P1)는 소정 방향, 예컨대, Y축 방향으로 연장된 라인 형상을 가질 수 있다. 채널층(C25)은 돌출부(P1)를 덮도록 구비될 수 있다. 소오스전극(S25)은 돌출부(P1)의 일단에 대응하는 채널층(C25)의 제1 영역에 접촉하도록 구비될 수 있다. 드레인전극(D25)은 돌출부(P1)의 타단에 대응하는 채널층(C25)의 제2 영역에 접촉하도록 구비될 수 있다. 게이트(G25)는 소오스전극(S25)과 드레인전극(D25) 사이에서 돌출부(P1)와 오버랩되도록 구비될 수 있다. 소오스전극(S25)에 콘택된 제1 콘택전극(CE11)이 구비될 수 있고, 드레인전극(D25)과 콘택도니 제2 콘택전극(CE22)이 구비될 수 있다.
도 14a 내지 도 14g는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 14a를 참조하면, 제1 기판(100) 상에 트렌치(trench)(T1)를 갖는 몰드층(mold layer)(120)을 형성할 수 있다. 제1 기판(100)으로는, 예컨대, 실리콘 기판을 사용할 수 있다. 몰드층(120)을 형성하기 전에, 제1 기판(100) 상에 소정의 중간층(110)을 먼저 형성한 후, 중간층(110) 상에 몰드층(120)을 형성할 수 있다. 중간층(110)은 기판(SUB1)과 몰드층(120) 사이의 반응, 예컨대, 실리사이드 반응을 방지하는 역할을 할 수 있다. 또한 중간층(110)은 제1 기판(100)과 몰드층(120) 사이의 물질 확산을 방지하는 역할을 할 수 있다. 중간층(110)은 절연층, 예컨대, 실리콘 산화물층으로 형성할 수 있다. 제1 기판(100)이 실리콘 기판인 경우, 제1 기판(100)의 표면부(상면부)를 산화시켜 중간층(110)으로 사용되는 실리콘 산화물층을 형성할 수 있다. 중간층(110)의 두께는 100∼300㎚ 정도일 수 있다. 중간층(110)의 물질 및 형성방법은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 예컨대, 중간층(110)은 질화물로 형성될 수 있고, 산화 공정이 아닌 다른 방법으로 형성될 수 있다. 경우에 따라서는, 중간층(110)을 형성하지 않을 수도 있다.
몰드층(120)은 그래핀을 형성하기 위한 촉매 물질로 형성할 수 있다. 이런 점에서, 몰드층(120)은 촉매층일 수 있다. 예컨대, 몰드층(120)은 Ni, Cu, Co, Pt, Ru 등으로 이루어진 금속 및 이들의 혼합물 중 적어도 하나로 형성할 수 있다. 몰드층(120)은 단층 또는 다층 구조를 가질 수 있다. 몰드층(120)은 도금(plating), 증발(evaporation), 스퍼터링(sputtering), CVD(chemical vapor deposition), ALD(atomic layer deposition) 등 다양한 방법으로 형성할 수 있다. 몰드층(120)은 대략 100∼500㎚ 정도의 두께로 형성할 수 있다.
트렌치(T1)는 다양한 방법으로 형성할 수 있다. 예컨대, 트렌치(T1)는 식각법으로 형성할 수 있다. 즉, 균일한 두께의 몰드물질층을 형성한 후, 그 일부를 소정 깊이까지 식각하여 트렌치(T1)를 형성할 수 있다. 트렌치(T1)의 깊이는 몰드층(120)의 두께보다 작을 수 있다. 따라서 트렌치(T1) 아래에 소정 두께의 몰드층(120)이 잔류될 수 있다. 경우에 따라서는, 트렌치(T1)를 구비한 몰드층(120) 상에 추가적인 촉매층(미도시)을 더 형성할 수 있다. 상기 추가적인 촉매층은 비교적 얇은 두께로 컨포멀하게(conformally) 형성할 수 있다. 상기 추가적인 촉매층을 형성함으로써, 트렌치(T1)의 사이즈(폭, 깊이 등)를 조절할 수 있고, 상기 식각에 의해 손상된 부분이 노출되지 않게 할 수 있다.
트렌치(T1)를 갖는 몰드층(120)은 상기한 식각법이 아닌 다른 방법으로 형성할 수도 있다. 예컨대, 트렌츠(T1)를 갖는 몰드층(120)은 리프트-오프(lift-off) 법으로 형성할 수 있다. 이에 대해서 구체적으로 설명하면, 먼저 중간층(110) 상에 소정 두께의 제1 촉매층을 형성한 후, 상기 제1 촉매층 상에 상기 트렌치 영역에 대응하는 마스크패턴(ex, 포토레지스트)을 형성한 다음, 상기 마스크패턴 주위의 상기 제1 촉매층 상에 제2 촉매층을 형성할 수 있다. 이때, 상기 마스크패턴 상에도 상기 제2 촉매층의 물질이 형성될 수 있다. 다음, 상기 마스크패턴을 제거할 수 있다. 상기 마스크패턴 제거시, 그 위에 형성된 상기 제2 촉매층의 물질도 함께 제거될 수 있다. 상기 제1 촉매층과 그 위에 형성된 상기 제2 촉매층을 합한 구조물이 도 14a의 트렌치(T1)를 갖는 몰드층(120)과 같을 수 있다.
도 14b를 참조하면, 몰드층(120) 상에 채널층(130)을 형성할 수 있다. 채널층(130)은 몰드층(120)의 표면(상면) 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 채널층(130)은 트렌치(T1)에 의해 3차원 구조를 가질 수 있다. 채널층(130)의 물질은 그래핀일 수 있다. 이 경우, 몰드층(120)은 그래핀의 성장을 위한 촉매층일 수 있다. 즉, 몰드층(120)을 촉매층으로 사용해서 그 위에 그래핀층을 성장시킬 수 있고, 이를 채널층(130)으로 사용할 수 있다. 상기 그래핀층은 CVD(chemical vapor deposition)나 열분해(pyrolysis) 법 등으로 형성할 수 있다. 상기 그래핀층을 CVD로 형성하는 경우, 몰드층(120)(즉, 촉매층) 상에 탄소를 포함하는 소오스 가스를 흘려주는데, 상기 소오스 가스로는 CH4, C2H2, C2H4, CO 등을 사용할 수 있다. 상기 그래핀층을 형성하기 위해서는 700∼1100℃ 정도의 고온 공정이 요구될 수 있다. 따라서 제1 기판(100)은 상기 고온 공정을 견딜 수 있는 물질로 구성될 필요가 있다. 이런 점에서, 제1 기판(100)으로 실리콘 기판을 사용할 수 있다. 그러나 실리콘 기판 이외에도 고온 공정을 견딜 수 있는 기판이면 어느 기판이든 제1 기판(100)으로 사용할 수 있다. 예컨대, 석영(quartz) 기판을 제1 기판(100)으로 사용할 수 있다. 경우에 따라서는, SiC 기판을 제1 기판(100)으로 사용할 수도 있다. SiC 기판을 제1 기판(100)으로 사용하는 경우, SiC 기판에 트렌치를 형성한 다음, 트렌치가 형성된 SiC 기판 위에 직접 그래핀층을 형성할 수 있다. 즉, SiC 기판을 몰드층으로 이용해서, 별도의 촉매층 없이 그래핀층을 형성할 수 있다. 여기서는, 채널층(130)이 그래핀층으로 형성되는 경우에 대해서 주로 설명하였지만, 경우에 따라서는 채널층(130)의 물질은 달라질 수 있다.
도 14c를 참조하면, 채널층(130) 상에 게이트절연층(140)을 형성할 수 있다. 게이트절연층(140)은 채널층(130)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 게이트절연층(140)은 Si 산화물, Si 질화물, Si 질산화물 등으로 형성하거나, Si 질화물보다 유전율이 높은 고유전(high-k) 물질, 예컨대, Al 산화물, Hf 산화물, Zr 산화물 등으로 형성하거나, 폴리머와 같은 유기물로 형성할 수도 있다. 또는 위에 언급된 물질들 중에서 적어도 두 개를 조합하여 게이트절연층(140)을 형성할 수도 있다. 게이트절연층(140)은 열(thermal) ALD, 열(thermal) CVD, 증발(evaporation) 법 등으로 형성할 수 있다. 게이트절연층(140) 형성시, 공정 온도는 약 400℃ 이하일 수 있지만, 경우에 따라서는 400℃ 이상일 수도 있다. 게이트절연층(140)의 두께는, 예컨대, 10∼30㎚ 정도일 수 있다.
다음, 트렌치(T1) 내에 게이트(150)를 형성할 수 있다. 게이트(150)는 일반적인 반도체 소자에서 사용하는 도전 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 게이트절연층(140)의 전면 상에 게이트 물질층을 형성한 다음, 트렌치(T1) 내부의 게이트 물질층만 남기고 나머지를 제거하는 방법으로 게이트(150)를 형성할 수 있다. 또는 게이트절연층(140) 상에 트렌치(T1)를 노출시키는 마스크층을 형성한 다음, 트렌치(T1) 내부에만 게이트 물질층을 증착하는 방법으로 게이트(150)를 형성할 수도 있다. 그 밖에도 다양한 방법으로 게이트(150)를 형성할 수 있다. 게이트(150)의 위치는 트렌치(T1)에 의해 자동으로 결정될 수 있다.
도 14d를 참조하면, 게이트절연층(140) 및 게이트(150) 상에 절연층(160)을 형성할 수 있다. 절연층(160)은 산화물, 질화물, 질산화물 등으로 형성할 수 있다. 절연층(160) 상에 소정의 삽입층(170)을 형성할 수 있다. 삽입층(170)은 폴리머나 SOG(spin on glass) 물질과 같은 절연 물질로 형성할 수 있다. 삽입층(170)은, 예컨대, 스핀 코팅법으로 형성할 수 있다. 삽입층(170)은 평탄한 표면을 갖도록 형성될 수 있다. 만약 삽입층(170)의 표면이 평탄하지 않은 경우, 그 표면을 평탄화하는 공정을 추가적으로 수행할 수 있다. 이러한 삽입층(170)은 후속 공정에서 제2 기판(200)의 부착을 용이하게 하기 위해 형성하는 층일 수 있다. 또한 삽입층(170)을 형성함으로써 구조물(도 14d의 구조물)의 강성을 보강하는 효과를 얻을 수 있다. 그러나 삽입층(170)을 형성하는 것은 선택적인(optional) 것이다. 즉, 삽입층(170)은 형성하지 않을 수도 있다.
다음, 삽입층(170) 상에 제2 기판(200)을 부착할 수 있다. 제2 기판(200)은 도 1의 기판(SUB1)에 대응될 수 있다. 제2 기판(200)은 절연층(160) 및 삽입층(170)을 사이에 두고 게이트절연층(140) 및 게이트(150)에 부착된 것으로 볼 수 있다. 제2 기판(200)은, 예컨대, 폴리머 기판이거나 유리 기판 또는 실리콘 기판일 수 있다. 상기 폴리머 기판은 플라스틱일 수 있지만, 그렇지 않을 수도 있다. 제2 기판(200)이 폴리머를 포함하는 기판일 경우, 제2 기판(200)은 접착성 테이프(adhesive tape)일 수 있다. 그러나 제2 기판(200)의 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 제2 기판(200)은 폴리머, 유리, 실리콘을 제외한 다른 물질로 구성될 수도 있다. 경우에 따라서는, 삽입층(170)과 제2 기판(200) 사이에 소정의 접착층(미도시)을 더 구비시킬 수도 있다. 제2 기판(200)은 추후에 제1 기판(100)을 분리하는 단계 및 그 후속 단계에서 채널층(130) 등이 구겨지거나 접히는 것을 방지하는 역할, 즉, 지지부의 역할을 할 수 있다. 경우에 따라서는, 삽입층(170) 자체가 제2 기판(200)의 역할을 대신할 수도 있다. 이 경우, 삽입층(170)을 기판으로 여길 수 있고, 제2 기판(200)을 사용하지 않을 수 있다.
도 14e를 참조하면, 제1 기판(100)을 제거/분리할 수 있다. 제1 기판(100)을 제거하는 방법은 다양할 수 있다. 일례로, 제1 기판(100)은 중간층(110)을 식각함으로써 제거/분리될 수 있다. 중간층(110)의 식각을 위해, 예컨대, HF가 함유된 식각액을 사용할 수 있다. 제1 기판(100)의 제거/분리 공정은 전술한 바에 한정되지 않고, 다양하게 변형될 수 있다. 예컨대, 제1 기판(100)의 대부분을 연마 공정으로 제거한 후, 잔류된 제1 기판(100)을 소정의 식각액으로 제거한 다음, 중간층(110)을 제거할 수 있다. 상기 잔류된 제1 기판(100)을 제거하기 위한 식각액은 KOH, TMAH(tetramethylammonium hydroxide) 등을 포함할 수 있다.
도 14f를 참조하면, 몰드층(120), 채널층(130), 게이트절연층(140) 및 게이트(150) 등이 형성된 제2 기판(200)을 위·아래로 뒤집을 수 있다.
도 14g를 참조하면, 몰드층(120)의 일부를 식각하여 소오스전극부(120a) 및 드레인전극부(120b)을 형성할 수 있다. 몰드층(120)은 도전층(ex, 금속층)일 수 있으므로, 이로부터 소오스전극부(120a) 및 드레인전극부(120b)을 형성할 수 있다. 소오스전극부(120a)은 게이트(150) 일측의 채널층(130) 상에 형성될 수 있고, 드레인전극부(120b)은 게이트(150) 타측의 채널층(130) 상에 형성될 수 있다. 소오스전극부(120a) 및 드레인전극부(120b)은 게이트(150)에 대응하는 채널층(130) 영역, 즉, 3차원 채널영역(30)보다 높은 높이를 가질 수 있다.
소오스전극부(120a) 및 드레인전극부(120b)을 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다. 도 14f의 몰드층(120) 상에 제1 마스크패턴(미도시)을 형성한 후, 상기 제1 마스크패턴을 식각 장벽으로 사용해서, 몰드층(120) 및 채널층(130)을 순차로 패터닝할 수 있다. 이를 통해, 채널층(130)의 모양을 도 2의 채널층(C1)과 같이 한정(정의)할 수 있다. 이때, 몰드층(120)은 채널층(130)과 동일한 모양으로 패터닝될 수 있다. 다음, 상기 제1 마스크패턴을 제거하고, 몰드층(120) 상에 제2 마스크패턴(미도시)을 형성할 수 있다. 상기 제2 마스크패턴은 게이트(150) 상부 및 그 주변의 몰드층(120) 영역을 노출하는 개구부를 가질 수 있다. 이러한 제2 마스크패턴을 식각 장벽으로 이용해서 몰드층(120)을 식각함으로써, 도 14g에 도시된 바와 같은 소오스전극부(120a) 및 드레인전극부(120b)을 형성할 수 있다. 소오스전극부(120a) 및 드레인전극부(120b)은 도 2의 소오스전극(S1) 및 드레인전극(D1)과 동일한(혹은 유사한) 형상을 가질 수 있다. 따라서, 도 14g의 트랜지스터는 도 2와 동일한(혹은 유사한) 평면 구조를 가질 수 있다.
전술한 방법은 다양하게 변형될 수 있다. 예컨대, 도 14e의 단계에서 중간층(110)이 아닌 몰드층(120)을 식각함으로써 제1 기판(100)을 제거/분리할 수 있다. 이 경우, 몰드층(120)이 제거되므로, 몰드층(120)으로부터 소오스전극부(120a) 및 드레인전극부(120b)을 형성할 수 없다. 따라서, 별도의 도전층을 증착한 후, 이를 패터닝하여 소오스전극부(120a) 및 드레인전극부(120b)과 유사한 소오스전극 및 드레인전극을 형성할 수 있다.
본 발명의 실시예에서는 제1 기판(100) 상에서 트렌치(T1)에 의해 3차원 구조를 갖는 채널층(130)을 형성한 후, 트렌치(T1) 내에 게이트(150)를 형성하고 나서, 그 위에 제2 기판(100)을 부착한다. 그런 다음, 제1 기판(100)을 제거하고, 제2 기판(200) 상에서 채널층(130)에 대한 나머지 공정을 진행하여 트랜지스터를 제조한다. 이때, 채널층(130)은 그래핀층일 수 있다. 이러한 공정에 따르면, 채널층(130)(즉, 그래핀층)이 손상되거나 오염될 가능성을 낮출 수 있다. 기존의 방법에 따르면, 제1 기판에서 그래핀을 성장시키고, 이를 상기 제1 기판에서 떼어낸 다음, 다른 기판에 전이시키기 때문에, 그래핀이 찢어지거나 주름 등의 결함이 발생할 수 있고, 다양한 오염 물질에 노출되어 그래핀의 품질이 열화되기 쉽다. 그러나 본 발명의 실시예에 따르면, 제1 기판(100) 상에 그래핀층(즉, 채널층(130))을 형성한 후, 상기 그래핀층(즉, 채널층(130)) 상에 제2 기판(100)을 부착한 다음, 제1 기판(100)을 분리/제거하는 방식으로 그래핀층(즉, 채널층(130))을 전이시키기 때문에, 그래핀층(즉, 채널층(130))이 구겨지거나 찢어지는 결함 및 오염 문제를 방지할 수 있다. 더욱이, 본 발명의 실시예에서는 그래핀층(즉, 채널층(130))이 다른 층들(ex, 120 및 140 등)에 의해 보호된 상태에서 제2 기판(200)으로 전이되기 때문에, 전이 과정에서 그래핀층(즉, 채널층(130))이 손상되거나 오염될 가능성은 극히 낮을 수 있다. 따라서, 본 발명의 실시예에 따르면 고품질의 그래핀을 포함하는 우수한 성능의 소자를 제조할 수 있다.
또한 소오스전극(120a) 및 드레인전극(120b)을 몰드층(120)으로부터 형성하기 때문에, 제조공정이 단순화될 수 있고, 제조비용도 낮아질 수 있다. 또한 3차원 채널영역(30)에 대한 게이트(150)의 위치가 자동 정렬될 수 있으므로, 오정렬(misalign)에 따른 문제를 방지/억제할 수 있다.
부가해서, 본 발명의 실시예에서는 최종 기판으로 사용되는 제2 기판(200)으로 다양한 기판을 적용할 수 있기 때문에, 소자의 활용성을 높일 수 있고 적용 분야를 넓힐 수 있다. 예컨대, 제2 기판(200)으로 플렉서블(flexible) 기판을 사용하는 경우, 플렉서블 디스플레이(flexible display) 등에 본 실시예의 트랜지스터를 적용할 수 있고, 유리 기판과 같은 투명 기판을 사용하는 경우, 투명 디스플레이(transparent display) 등에 본 실시예의 트랜지스터를 적용할 수 있다. 또한 디스플레이 분야가 아닌 고주파용 RF(radio frequency) 소자 분야에도 본 발명의 실시예에 따른 트랜지스터를 적용할 수 있다.
도 15a 내지 도 15e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 15a를 참조하면, 도 14g의 구조물 상에 소정의 감광막(PR1)을 형성할 수 있다. 즉, 도 14g의 소오스전극부(120a), 드레인전극부(120b) 및 이들 사이의 채널층(130)을 덮는 감광막(PR1)을 형성할 수 있다.
도 15b를 참조하면, 감광막(PR1)에 대한 후면 노광(backside exposure) 공정을 수행할 수 있다. 즉, 제2 기판(200)의 하면으로부터 감광막(PR1)으로 소정의 빛(L1)을 조사할 수 있다. 빛(L1)은, 예컨대, 자외선일 수 있다. 빛(L1)은 소오스전극부(120a), 드레인전극부(120b) 및 게이트(150)를 투과하지 못하기 때문에, 소오스전극부(120a), 드레인전극부(120b) 및 게이트(150)는 노광 마스크의 역할을 할 수 있다. 따라서, 소오스전극부(120a), 드레인전극부(120b) 및 게이트(150)에 의해 가려지지 않은 감광막(PR1) 부분만 선택적으로 노광되어, 그 특성이 변할 수 있다. 예컨대, 노광된 감광막(PR1) 부분은 가용성 영역(soluble region)(PR1a)으로 변화될 수 있다. 소오스전극부(120a), 드레인전극부(120b) 및 게이트(150)에 의해 가려진 감광막(PR1) 부분은 불용성 영역(insoluble region)(PR1b)일 수 있다.
다음, 소정의 현상액을 사용해서 감광막(PR1)을 현상할 수 있다. 이때, 가용성 영역(soluble region)(PR1a)만 선택적으로 제거되고, 불용성 영역(insoluble region)(PR1b)은 제거되지 않고 잔류될 수 있다. 상기 현상 공정의 결과물이 도 15c에 도시되어 있다. 도 15c의 소오스전극부(120a), 드레인전극부(120b) 및 게이트(150) 상에 구비된 감광막(즉, 불용성 영역)(PR1b)은 일종의 마스크패턴(M1)이라고 할 수 있다. 이러한 마스크패턴(M1)은 전술한 후면 노광 공정이 아닌 다른 방법으로도 형성할 수 있다. 또한 마스크패턴(M1)은 감광막이 아닌 다른 물질로 형성할 수도 있다.
도 15d를 참조하면, 마스크패턴(M1)이 형성된 상태에서, 소정의 도전층(180)을 증착할 수 있다. 도전층(180)은 마스크패턴(M1)에 의해 가려지지 않은 영역, 즉, 소오스전극부(120a)와 게이트(150) 사이의 채널층(130) 영역 및 드레인전극부(120b)와 게이트(150) 사이의 채널층(130) 영역 상에 형성될 수 있다. 또한 도전층(180)은 마스크패턴(M1) 위에도 형성될 수 있다.
다음, 마스크패턴(M1)을 제거할 수 있다. 이때, 마스크패턴(M1) 상에 형성된 도전층(180)도 함께 제거될 수 있다. 도 15d에서 마스크패턴(M1) 및 그 위에 형성된 도전층(180)을 제거한 결과물이 도 15e에 도시되어 있다.
도 15e를 참조하면, 소오스전극부(이하, 제1 소오스전극부)(120a)와 게이트(150) 사이에 형성된 도전층(180)은 제2 소오스전극부(180a)라 할 수 있고, 드레인전극부(이하, 제1 드레인전극부)(120b)와 게이트(150) 사이에 형성된 도전층(180)은 제2 드레인전극부(180b)라 할 수 있다. 제1 소오스전극부(이하, 제1 소오스부)(120a)와 제2 소오스전극부(이하, 제2 소오스부)(180a)는 하나의 '소오스전극'을 형성한다고 할 수 있고, 제1 드레인전극부(이하, 제1 드레인부)(120b)와 제2 드레인전극부(이하, 제2 드레인부)(180b)는 하나의 '드레인전극'을 형성한다고 할 수 있다. 제1 소오스부(120a) 및 제2 소오스부(180a)는 각각 도 3의 제1 소오스부(S11) 및 제2 소오스부(S12)에 대응될 수 있고, 제1 드레인부(120b) 및 제2 드레인부(180b)는 각각 도 3의 제1 드레인부(D11) 및 제2 드레인부(D12)에 대응될 수 있다. 제2 소오스부(180a) 및 제2 드레인부(180b)의 높이는 용이하게 조절될 수 있다. 즉, 도 15d의 단계에서 도전층(180)의 두께를 제어함으로써, 제2 소오스부(180a) 및 제2 드레인부(180b)의 높이가 용이하게 제어될 수 있다. 제2 소오스부(180a) 및 제2 드레인부(180b)는 3차원 채널영역(30)과 동일한 혹은 유사한 높이까지 형성될 수 있다. 따라서 도 4와 유사한 구조가 얻어질 수 있다.
도 15a 내지 도 15e의 실시예에서, 제2 소오스부(180a) 및 제2 드레인부(180b)의 위치는 자기 정렬(self-align) 될 수 있다. 다시 말해, 게이트(150)에 대한 제2 소오스부(180a) 및 제2 드레인부(180b)의 위치가 자기 정렬될 수 있다. 따라서 오정렬에 따른 문제를 방지/억제할 수 있다. 또한 위와 같은 자기 정렬 구조에 의해 제2 소오스부(180a)와 제2 드레인부(180b) 사이의 저항을 최소화되고, 트랜지스터의 동작 특성이 향상될 수 있다. 또한 제2 소오스부(180a) 및 제2 드레인부(180b)의 형성 높이(두께)를 제어함으로써, 트랜지스터의 유효 채널 길이를 용이하게 조절할 수 있다.
도 16a 내지 도 16e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 16a를 참조하면, 도 14g의 트랜지스터에서 소오스전극부(120a)와 드레인전극부(120b)가 제거된 구조물이 마련될 수 있다.
도 16b를 참조하면, 채널층(130) 위쪽에 소정의 프린팅 부재(PNT1)가 마련될 수 있다. 프린팅 부재(PNT1)는 지지층(PL1) 및 그 하면에 구비된 SAM층(self-assembled monolayer)(PL2)을 포함할 수 있다.
도 16c를 참조하면, 프린팅 부재(PNT1)와 채널층(130)을 접촉시킨 후, 이격시킬 수 있다. 이때, 채널층(130)의 돌출된 영역, 즉, 3차원 채널영역(30)의 상면이 프린팅 부재(PNT1)의 SAM층(PL2)에 접촉될 수 있다. 그 결과, SAM층(PL2)의 일부(PL2a)가 3차원 채널영역(30)의 상면에 부착될 수 있다. 3차원 채널영역(30)의 상면에 부착된 SAM층(PL2a)은 일종의 '마스크'라고 할 수 있다. 이와 같이, 본 실시예에서는 마이크로 콘택 프린팅(micro-contact printing) 법을 이용해서, 3차원 채널영역(30) 상에 마스크(즉, PL2a)를 형성할 수 있다. 상기 마스크를 형성하는 방법은 다양하게 변형될 수 있고, 상기 마스크의 물질도 달라질 수 있다.
도 16d를 참조하면, 3차원 채널영역(30) 상면에 부착된 SAM층(PL2a)을 마스크로 이용해서, 그 양측의 채널층(130) 상에 제1 도전층(190a) 및 제2 도전층(190b)을 형성할 수 있다.
그런 다음, SAM층(PL2a)을 제거할 수 있다. SAM층(PL2a)이 제거된 결과물이 도 16e에 도시되어 있다. 도 16e에서 제1 도전층(190a) 및 제2 도전층(190b)은 각각 도 6의 소오스전극(S20) 및 드레인전극(D20)에 대응될 수 있다.
도 16a 내지 도 16e의 실시예에서, 마스크(즉, 도 16c의 PL2a)의 위치는 자기 정렬될 수 있고, 제1 도전층(190a) 및 제2 도전층(190b)의 형성 위치는 상기 마스크(즉, 도 16c의 PL2a)의 양측으로 자기 정렬될 수 있다. 따라서 본 실시예에서도 오정렬 문제가 방지/억제되고, 트랜지스터의 동작 특성이 개선될 수 있다.
도 14a 내지 도 14g의 방법 및 도 15a 내지 도 15e의 방법을 변형함으로써, 도 7과 같은 트랜지스터를 제조할 수 있다. 이에 대해서는, 도 17a 및 도 17b를 참조하여 간략히 설명한다.
도 17a를 참조하면, 제2 기판(200A) 상에 삽입층(170A)과 절연층(160A)이 순차로 적층되고, 절연층(160A) 상에 제1 및 제2 게이트(150A, 150B)가 구비되며, 제1 및 제2 게이트(150A, 150B)를 덮는 게이트절연층(140A) 및 채널층(130A)이 형성되고, 제1 소오스전극부(120A) 및 제2 소오스전극부(120B)가 형성된 구조물을 마련할 수 있다. 이러한 구조물의 형성방법은 도 14a 내지 도 14g의 방법과 유사할 수 있다.
도 17b를 참조하면, 제1 내지 제3 도전층(180A, 180B, 180C)을 형성할 수 있다. 제1 내지 제3 도전층(180A, 180B, 180C)을 형성하는 방법은 도 15e의 제2 소오스부(180a) 및 제2 드레인부(180b)의 형성방법과 유사할 수 있다. 제1 도전층(180A)은 제1 소오스전극부(120A)와 제1 게이트(150A) 사이의 채널층(130) 영역에 구비될 수 있고, 제2 도전층(180B)은 제2 소오스전극부(120B)와 제2 게이트(150B) 사이의 채널층(130) 영역에 구비될 수 있으며, 제3 도전층(180C)은 제1 및 제2 게이트(150A, 150B) 사이의 채널층(130) 영역에 구비될 수 있다. 제1 도전층(180A) 및 제2 도전층(180B)은 각각 도 7의 제1-2 소오스부(S120) 및 제2-2 소오스부(S220)에 대응될 수 있다. 제3 도전층(180C)은 도 7의 드레인전극(D100)에 대응될 수 있다.
도 18a 내지 도 18e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 18a를 참조하면, 제2 기판(205) 상에 삽입층(175)과 절연층(165)이 순차로 적층되고, 절연층(165) 상에 바텀 게이트(155)가 구비되며, 바텀 게이트(155)를 덮는 제1 게이트절연층(145) 및 채널층(135)이 형성되고, 소오스전극(125A) 및 드레인전극(125B)이 형성된 구조물을 마련할 수 있다. 이러한 구조물을 형성하는 방법은 도 14a 내지 도 14g의 방법과 유사할 수 있다. 소오스전극(125A) 및 드레인전극(125B)은 몰드층(도 14f의 몰드층(120)에 대응하는 층)으로부터 형성할 수도 있지만, 몰드층이 아닌 별도의 도전층으로부터 형성할 수도 있다.
도 18b를 참조하면, 채널층(135)의 일부를 제거하여 제1 게이트절연층(145)을 노출시키는 개구영역(5)을 형성할 수 있다. 개구영역(5)은 드레인전극(125B) 일측의 바텀 게이트(155) 위쪽에 형성할 수 있다. 개구영역(5)과 소오스전극(125A) 사이에 드레인전극(125B)이 위치할 수 있다.
도 18c를 참조하면, 채널층(135)과 상기 개구영역(도 18b의 5)에 의해 노출된 제1 게이트절연층(145) 상에 소오스전극(125A) 및 드레인전극(125B)을 덮는 제2 게이트절연층(185)을 형성할 수 있다.
도 18d를 참조하면, 상기 개구영역(도 18b의 5) 안쪽의 제2 게이트절연층(185) 및 제1 게이트절연층(145) 부분을 식각하여 바텀 게이트(155)를 노출시키는 콘택홀(55)을 형성할 수 있다. 콘택홀(55)의 크기(폭)는 상기 개구영역(도 18b의 5)의 크기(폭)보다 작을 수 있다. 따라서, 채널층(135)은 콘택홀(55)의 내벽으로 노출되지 않을 수 있다.
도 18e를 참조하면, 탑 게이트(195) 및 제1 콘택전극(196A)을 형성할 수 있다. 탑 게이트(195)는 소오스전극(125A)과 드레인전극(125B) 사이의 제2 게이트절연층(185) 상에 형성할 수 있다. 제1 콘택전극(196A)은 상기 콘택홀(도 18d의 55) 부분에 바텀 게이트(155)와 콘택되도록 형성할 수 있다. 제1 콘택전극(196A)은 채널층(135)과 전기적으로 분리될 수 있다.
도 18e의 I-I'선에 따른 단면도는 도 19와 같을 수 있고, 도 18e의 Ⅱ-Ⅱ'선에 따른 단면도는 도 20과 같을 수 있다. 도 19 및 도 20의 구조는 각각 도 9b 및 도 9c와 유사할 수 있다. 도 18e, 도 19 및 도 20의 트랜지스터는 도 10과 같은 평면 구조를 가질 수 있다.
도 21a 내지 도 21g는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 도 21a 내지 도 21g 각각은 (A) 및 (B) 도면을 포함한다. (B) 도면은 (A) 도면의 I-I'선에 따른 단면도이다.
도 21a를 참조하면, 제1 기판(100') 상에 트렌치(T1')를 갖는 몰드층(120')을 형성할 수 있다. 몰드층(120')을 형성하기 전에, 제1 기판(100') 상에 중간층(110')을 먼저 형성한 후, 중간층(110') 상에 몰드층(120)을 형성할 수 있다. 중간층(110')은 절연층일 수 있다. 예컨대, 중간층(110')은 실리콘 산화물층과 같은 산화물층일 수 있지만, 질화물층일 수도 있다. 몰드층(120')은 그래핀을 형성하기 위한 촉매 물질로 형성할 수 있다. 이런 점에서, 몰드층(120')은 촉매층일 수 있다. 예컨대, 몰드층(120')은 Ni, Cu, Co, Pt, Ru 등으로 이루어진 금속 및 이들의 혼합물 중 적어도 하나로 형성할 수 있다. 그러나 몰드층(120')의 물질은 상기 촉매 물질로 한정되지 않고, 다양하게 변화될 수 있다.
도 21b를 참조하면, 몰드층(120') 상에 채널층(130')을 형성할 수 있다. 채널층(130')은 몰드층(120')의 표면(상면) 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 채널층(130')은 트렌치(T1')에 의해 3차원 구조를 가질 수 있다. 채널층(130')의 물질은 그래핀일 수 있다. 이 경우, 몰드층(120')은 그래핀의 성장을 위한 촉매층으로 사용될 수 있다.
도 21c를 참조하면, 채널층(130') 상에 트렌치(T1')를 매립하는 절연층(160')을 형성할 수 있다. 절연층(160')을 형성할 수 있다. 절연층(160')은 트렌치(T1')를 매립하면서, 채널층(130')의 전면을 덮도록 형성될 수 있다. 절연층(160')의 상면은 평탄할 수 있지만, 평탄하지 않을 수도 있다. 절연층(160')은 산화물, 질화물, 질산화물 등으로 형성할 수 있다. 절연층(160') 상에 소정의 삽입층(170')을 더 형성할 수 있다. 삽입층(170')은 폴리머나 SOG(spin on glass) 물질과 같은 절연 물질로 형성할 수 있고, 예컨대, 스핀 코팅법으로 형성할 수 있다. 삽입층(170')을 형성하는 것은 선택적인(optional) 것이다. 다음, 삽입층(170') 상에 제2 기판(200')을 부착할 수 있다. 제2 기판(200')은, 예컨대, 폴리머 기판이거나 유리 기판 또는 실리콘 기판일 수 있다. 상기 폴리머 기판은 플라스틱일 수 있지만, 그렇지 않을 수도 있다. 제2 기판(200')의 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다.
도 21d를 참조하면, 제1 기판(100')을 제거/분리할 수 있다. 예컨대, 제1 기판(100')은 중간층(110')을 식각함으로써 제거/분리될 수 있다.
도 21e를 참조하면, 몰드층(120'), 채널층(130'), 절연층(160') 등이 형성된 제2 기판(200')을 위·아래로 뒤집을 수 있다.
도 21f를 참조하면, 몰드층(120')을 패터닝하여 소오스전극(120a') 및 드레인전극(120b')을 형성할 수 있다. 몰드층(120')은 도전층(ex, 금속층)일 수 있으므로, 이로부터 소오스전극(120a') 및 드레인전극(120b')을 형성할 수 있다.
도 21g를 참조하면, 채널층(130'), 소오스전극(120a') 및 드레인전극(120b')을 덮는 게이트절연층(180')을 형성할 수 있다. 게이트절연층(180') 상에 게이트(190')를 형성할 수 있다. 게이트(190')는 소오스전극(120a')과 드레인전극(120b') 사이에 형성할 수 있다. 이와 같은 방법을 통해, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 트랜지스터를 제조할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 기판 상에 복수의 소자영역을 포함하는 소자층을 형성하고, 상기 소자층을 패터닝하여 상기 복수의 소자영역을 분리한 뒤, 제2 기판의 부착 및 제1 기판의 제거 공정을 수행할 수 있다. 이에 대해서는 도 22a 내지 도 22e를 참조하여 보다 상세하게 설명한다.
도 22a를 참조하면, 제1 기판(1000) 상에 복수의 소자영역(DR1∼DR4)을 포함하는 적층 구조물(SS1)을 형성할 수 있다. 적층 구조물(SS1)은 중간층(1100), 몰드층(1200), 채널층(1300), 게이트절연층(1400), 게이트(1500), 절연층(1600) 및 삽입층(1700)을 포함할 수 있다. 몰드층(1200)에 복수의 트렌치(T10)가 구비될 수 있고, 트렌치(T10)에 의해 채널층(1300)은 3차원 구조를 가질 수 있다. 트렌치(T10) 내에 게이트(1500)가 구비될 수 있다. 각각의 소자영역(DR1∼DR4)은 하나의 트렌치(T10) 및 그에 대응하는 게이트(1500)를 포함할 수 있다. 본 단계에서 복수의 소자영역(DR1∼DR4)은 서로 연결되어 있을 수 있다.
도 22b를 참조하면, 적층 구조물(SS1)을 패터닝하여 복수의 소자영역(DR1∼DR4)을 분리시킬 수 있다. 상기 패터닝 공정은 삽입층(1700)에서 중간층(1100)까지 식각하여 제1 기판(1000)의 상면이 노출될 때까지 수행할 수 있다. 상기 패터닝 공정에 의해 복수의 소자영역(DR1∼DR4) 사이에 분할 트렌치(DT10)가 형성될 수 있다. 분할 트렌치(DT10)는 일종의 간극(gap)일 수 있다. 상기 패터닝 공정에 의해 분리된 복수의 소자영역(DR1∼DR4)들은 위에서 보았을 때, 복수의 행과 열을 이루도록 규칙적으로 배열될 수 있다. 복수의 소자영역(DR1∼DR4) 사이에 형성된 분할 트렌치(DT10)는 위에서 보았을 때, 그물망(mesh) 구조와 유사한 구조를 가질 수 있다. 이런 점에서, 상기 패터닝 공정은 메쉬(mesh) 패터닝이라 할 수 있다.
도 22c를 참조하면, 복수의 소자영역(DR1∼DR4)으로 분할된 적층 구조물(SS1) 상에 제2 기판(2000)을 부착할 수 있다. 제2 기판(2000)은 복수의 소자영역(DR1∼DR4)을 지지하는 역할을 할 수 있다. 제2 기판(2000)은 도 14d의 제2 기판(200)과 동일하거나 유사한 물질로 구성된 기판일 수 있다.
도 22d를 참조하면, 복수의 소자영역(DR1∼DR4) 사이의 분할 트렌치(DT10)를 통해 소정의 식각액(미도시)을 주입하여 중간층(1100)에 대한 식각 공정을 수행할 수 있다. 복수의 소자영역(DR1∼DR4) 사이로 식각액이 용이하게 주입될 수 있으므로, 중간층(1100)의 식각은 용이하게 이루어질 수 있다. 제1 기판(1000)이 대면적의 기판이라고 하더라도, 중간층(1100)을 용이하게 그리고 단시간에 제거할 수 있다. 이는, 곧, 제1 기판(1000)을 용이하게 제거/분리할 수 있다는 것을 의미한다. 여기서, 중간층(1100)은 제1 기판(1000)을 제거하기 위해 식각되는 층이므로, 일종의 희생층이라 할 수 있다. 만약, 중간층(1100)이 아닌 몰드층(1200)을 식각하여 제1 기판(1000)을 제거하는 경우에는, 몰드층(1200)을 희생층이라 할 수 있다.
도 22d에서 제1 기판(1000)이 제거/분리된 결과물은 도 22e에 도시된 바와 같을 수 있다. 도 22e에서 각각의 소자영역(DR1∼DR4)은 도 14f의 구조와 동일한 구조를 갖는다고 할 수 있다. 이후, 도시하지는 않았지만, 도 22e의 구조에 대해서 소정의 후속 공정을 수행할 수 있다. 상기 후속 공정은 도 14g의 공정과 유사하거나 도 15a 내지 도 15e의 공정과 유사할 수 있다.
도 22a 내지 도 22e의 방법은 도 14a 내지 도 14g 및 도 15a 내지 도 15e의 공정뿐 아니라, 도 16a 내지 도 16e의 공정, 도 17a 및 도 17b의 공정, 도 18a 내지 도 18e의 공정 및 도 21a 내지 도 21g의 공정에도 유사하게 적용될 수 있다.
도 22a 내지 도 22e의 방법을 사용하면, 300㎜ 이상의 지름을 갖는 대면적 기판에 대해서도 본원의 실시예에 따른 트랜지스터의 제조방법을 용이하게 적용할 수 있다. 따라서 본 실시예의 방법을 사용하면, 트랜지스터의 생산성을 향상시킬 수 있고, 제조 단가를 낮출 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 전술한 본 발명의 실시예에 따른 트랜지스터 및 그 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 예컨대, 본 발명의 실시예는 트랜지스터가 아닌 그 밖의 소자에도 적용될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예는 그래핀 소자가 아닌 다른 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
C1, C11, C15, C25 : 채널층 D1, D10, D15, D20, D25, D100 : 드레인전극
DP100 : 드레인 패드부 G1, G10, G11, G12, G20, G25 : 게이트
GI1, GI10 : 게이트절연층 GP1, GP10, GP11 : 게이트 패드부
IL1, IL10 : 절연층 IN1 : 삽입층
M1 : 마스크패턴 PL1 : 지지층
PL2 : SAM층 PNT1 : 프린팅 부재
PR1 : 감광막 S1, S10, S15, S20, S25, S100 : 소오스전극
SUB1 : 제1 기판 T1, T10 : 트렌치
1, 2 : 그래핀 3, 13, 23, 30 : 3차원 채널영역
100, 1000 : 제1 기판 110, 1100 : 중간층
120, 1200 : 몰드층 120a : 소오스전극
120b : 드레인전극 130, 1300 : 채널층
140, 1400 : 게이트절연층 150, 1500 : 게이트
160, 1600 : 절연층 170, 1700 : 삽입층
180 : 도전층 200, 2000 : 제2 기판

Claims (50)

  1. 기판 상에 구비된 게이트;
    상기 기판 상에 구비되고, 상기 게이트의 양측면 및 상면을 덮는 3차원 채널영역을 포함하는 채널층;
    상기 채널층의 제1 영역에 접촉된 소오스전극; 및
    상기 채널층의 제2 영역에 접촉된 드레인전극;을 포함하고,
    상기 소오스전극은 상기 3차원 채널영역에서 이격된 제1 소오스전극부; 및 상기 제1 소오스전극부와 상기 3차원 채널영역 사이에 구비된 제2 소오스전극부;를 포함하고,
    상기 제1 및 제2 소오스전극부의 하면은 상기 채널층의 상면에 접촉되고,
    상기 제1 소오스전극부의 상면은 상기 3차원 채널영역의 상면보다 높은 높이에 위치하고,
    상기 제2 소오스전극부의 상면은 상기 제1 소오스전극부의 상면보다 낮은 높이에 위치하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널층은 그래핀(graphene)을 포함하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소오스전극 및 상기 드레인전극은 상기 게이트의 양측에 구비된 트랜지스터.
  4. 제 3 항에 있어서,
    상기 드레인전극은 상기 3차원 채널영역에서 이격된 제1 드레인전극부를 포함하는 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제1 드레인전극부는 상기 3차원 채널영역보다 높은 높이로 형성된 트랜지스터.
  6. 제 4 항에 있어서,
    상기 드레인전극은 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 구비된 제2 드레인전극부를 더 포함하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 제2 소오스전극부 및 상기 제2 드레인전극부는 상기 3차원 채널영역보다 낮은 높이 또는 그와 동일한 높이로 형성된 트랜지스터.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제2 소오스전극부 및 상기 제2 드레인전극부의 높이에 따라 유효 채널 길이(effective channel length)가 조절되는 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 소오스전극부는 상기 게이트 일측의 상기 채널층 상에 구비되고, 상기 제2 소오스전극부는 상기 제1 소오스전극부에 연결되고 상기 게이트의 제1 측벽에 구비되며,
    상기 드레인전극은 상기 게이트 타측의 상기 채널층 상에 구비된 제1 드레인전극부; 및 상기 제1 드레인전극부에 연결되고 상기 게이트의 제2 측벽에 구비된 제2 드레인전극부;를 포함하는 트랜지스터.
  10. 제 1 항에 있어서,
    상기 게이트는 수평 방향으로 이격된 제1 및 제2 게이트를 포함하고,
    상기 소오스전극은 상기 제1 및 제2 게이트를 사이에 두고 서로 이격된 제1 및 제2 소오스전극을 포함하며,
    상기 드레인전극은 상기 제1 및 제2 게이트 사이에 구비된 트랜지스터.
  11. 제 10 항에 있어서,
    상기 제1 소오스전극은 상기 제1 및 제2 게이트의 일측에 상기 제1 소오스전극부에 해당하는 제1-1 소오스전극부를 포함하고, 상기 제1 소오스전극은 상기 제1-1 소오스전극부와 상기 제1 게이트 사이에 상기 제2 소오스전극부에 해당하는 제1-2 소오스전극부를 더 포함하고,
    상기 제2 소오스전극은 상기 제1 및 제2 게이트의 타측에 구비된 제2-1 소오스전극부를 포함하고, 상기 제2 소오스전극은 상기 제2-1 소오스전극부와 상기 제2 게이트 사이에 구비된 제2-2 소오스전극부를 더 포함하는 트랜지스터.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 제2-2 소오스전극부는 상기 제2-1 소오스전극부보다 낮은 높이로 형성된 트랜지스터.
  14. 제 11 항 또는 제 13 항에 있어서,
    상기 드레인전극은 상기 제1-2 소오스전극부 및 상기 제2-2 소오스전극부와 동일한 높이로 형성된 트랜지스터.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 1 항에 있어서,
    상기 기판 상에 절연층이 구비되고,
    상기 절연층 상에 상기 게이트가 구비되며,
    상기 절연층 상에 상기 게이트를 덮도록 상기 채널층이 구비된 트랜지스터.
  21. 제 1 항에 있어서,
    상기 기판은 폴리머 기판, 유리 기판 또는 실리콘 기판인 트랜지스터.
  22. 게이트 및 상기 게이트의 양측면과 상면을 덮는 3차원 채널영역을 갖는 채널층을 포함하는 적층 구조물을 형성하는 단계;
    상기 채널층의 제1 영역에 소오스전극을 형성하는 단계; 및
    상기 채널층의 제2 영역에 드레인전극을 형성하는 단계;를 포함하고,
    상기 소오스전극을 형성하는 단계는 상기 3차원 채널영역에서 이격된 제1 소오스전극부를 형성하는 단계 및 상기 제1 소오스전극부와 상기 3차원 채널영역 사이에 구비된 제2 소오스전극부를 형성하는 단계를 포함하고,
    상기 제1 및 제2 소오스전극부의 하면은 상기 채널층의 상면에 접촉되도록 형성되고,
    상기 제1 소오스전극부의 상면은 상기 3차원 채널영역의 상면보다 높은 높이에 위치하도록 형성되고,
    상기 제2 소오스전극부의 상면은 상기 제1 소오스전극부의 상면보다 낮은 높이에 위치하도록 형성되는 트랜지스터의 제조방법.
  23. 제 22 항에 있어서,
    상기 채널층은 그래핀을 포함하도록 형성하는 트랜지스터의 제조방법.
  24. 제 22 항에 있어서, 상기 적층 구조물을 형성하는 단계는,
    제1 기판 상에 트렌치를 갖는 몰드층을 형성하는 단계;
    상기 몰드층 상에 상기 트렌치에 의해 3차원 구조를 갖는 채널층을 형성하는 단계;
    상기 채널층 상에 게이트절연층을 형성하는 단계; 및
    상기 트렌치 내부에 게이트를 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  25. 제 24 항에 있어서, 상기 적층 구조물을 형성하는 단계는,
    상기 게이트 및 상기 게이트절연층 상에 제2 기판을 부착하는 단계; 및
    상기 제1 기판을 제거하는 단계;를 더 포함하는 트랜지스터의 제조방법.
  26. 제 24 항에 있어서,
    상기 채널층은 그래핀을 포함하도록 형성하는 트랜지스터의 제조방법.
  27. 제 26 항에 있어서,
    상기 몰드층은 상기 그래핀을 형성하기 위한 촉매층인 트랜지스터의 제조방법.
  28. 제 24 내지 27 항 중 어느 한 항에 있어서,
    상기 소오스전극 및 드레인전극의 적어도 일부는 상기 몰드층으로부터 형성하는 트랜지스터의 제조방법.
  29. 제 28 항에 있어서, 상기 소오스전극 및 드레인전극을 형성하는 단계는,
    상기 몰드층을 패터닝하는 단계를 포함하는 트랜지스터의 제조방법.
  30. 제 24 항에 있어서,
    상기 드레인전극을 형성하는 단계는 상기 3차원 채널영역과 이격된 제1 드레인전극부를 형성하는 단계를 포함하는 트랜지스터의 제조방법.
  31. 제 30 항에 있어서,
    상기 드레인전극을 형성하는 단계는 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 제2 드레인전극부를 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
  32. 제 31 항에 있어서, 상기 제2 소오스전극부 및 상기 제2 드레인전극부를 형성하는 단계는,
    상기 제1 소오스전극부, 상기 제1 드레인전극부 및 상기 3차원 채널영역 상에 마스크패턴을 형성하는 단계;
    상기 제1 소오스전극부와 상기 3차원 채널영역 사이 및 상기 제1 드레인전극부와 상기 3차원 채널영역 사이에 도전층을 형성하는 단계; 및
    상기 마스크패턴을 제거하는 단계;를 포함하는 트랜지스터의 제조방법.
  33. 제 32 항에 있어서,
    상기 마스크패턴은 후면 노광(backside exposure) 공정을 이용해서 형성하는 트랜지스터의 제조방법.
  34. 삭제
  35. 삭제
  36. 제 22 항에 있어서,
    상기 게이트는 수평으로 이격된 제1 및 제2 게이트를 포함하도록 형성하고,
    상기 소오스전극은 상기 제1 및 제2 게이트를 사이에 두고 이격된 제1 및 제2 소오스전극을 포함하도록 형성하며,
    상기 드레인전극은 상기 제1 및 제2 게이트 사이에 형성하는 트랜지스터의 제조방법.
  37. 삭제
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  42. 제 24 항에 있어서,
    상기 적층 구조물은 복수의 소자영역을 포함하도록 형성하고,
    상기 몰드층은 상기 복수의 소자영역 각각에 대응하는 복수의 트렌치를 포함하도록 형성하며,
    상기 게이트는 상기 복수의 트렌치 각각에 형성하는 트랜지스터의 제조방법.
  43. 제 42 항에 있어서,
    상기 적층 구조물을 패터닝하여 상기 복수의 소자영역을 분리하는 단계를 포함하는 트랜지스터의 제조방법.
  44. 제 43 항에 있어서,
    상기 제1 기판과 상기 적층 구조물 사이에 희생층이 더 구비되고,
    상기 제1 기판을 제거하는 단계는 상기 복수의 소자영역 사이로 식각 용액을 주입하여 상기 희생층을 식각하는 단계를 포함하는 트랜지스터의 제조방법.
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