CN102820335B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。该半导体器件包括栅极，以及栅极两侧源区和漏区，其中栅极绝缘层位于沟道区上方的部分的厚度小于该栅极绝缘层位于漏区与栅极交叠部分的厚度。较厚的第一厚度部分保证了半导体器件在漏区到栅极的区域可以承受更高的电压，而较薄的第二厚度部分则保证了器件的优异的性能。

Description

半导体器件及其制造方法
技术领域
本发明一般涉及半导体器件及其制造方法。更具体地，本发明涉及一种横向扩散金属氧化物(lateralDoubleDiffusionMetalOxideSemiconductor，LDMOS)半导体器件。
背景技术
在高压功率集成电路中常采用高压LDMOS满足耐高压、实现功率控制等方面的要求。也经常在射频功率电路中采用LDMOS。与晶体管相比，在关键器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面，LDMOS具有明显的优势。目前，LDMOS由于更容易与CMOS工艺兼容而被广泛采用。
图11示出了现有技术的LDMOS的示意图。所示的LDMOS在衬底200上具有轻掺杂的N型漂移区210(N-)，在该漂移区中设有重掺杂的N型漏区280(N+)。该LDMOS在衬底200上具有P阱，重掺杂的源区290设置在该P阱中。栅极绝缘层270位于栅极300之下。对于LDMOS器件来说，由于N-漂移区210具有很高的电阻，因此源区290到漏区280将承受高电压，由此如图11中的箭头所示，漏极与栅极存在重叠区域，重叠区域的漏极电阻很低，漏端的高压没有经过高电阻区域分压直接加在了漏极和栅极的重叠区域，容易造成漏极和栅极重叠区域的氧化层击穿，而使器件失效。
在现有的LDMOS器件中，可以通过增加栅极绝缘层270的厚度来提高漏极与栅极的重叠区域的击穿电压。然而，厚的栅极绝缘层270将使得器件的性能变差。
发明内容
根据本发明的第一方面，提供了一种半导体器件，包括：位于衬底上的栅极；位于栅极两侧的源区和漏区；栅极绝缘层，位于所述衬底与所述栅极之间，所述栅极绝缘层具有第一厚度部分和第二厚度部分，其中所述第一厚度部分至少位于所述漏区与栅极之间，所述第一厚度部分的厚度大于所述第二厚度部分的厚度。
优选地，其中所述第一厚度部分还位于所述源区与栅极之间。
优选地，漏区在从漏区到栅极中心的方向上不延伸超出栅极绝缘层的第一厚度部分。
优选地，源区在从源区到栅极中心的方向上不延伸超出栅极绝缘层的第一厚度部分。
优选地，栅极绝缘层的第一厚度部分的厚度可以为大于等于1纳米且小于等于200纳米。
优选地，栅极绝缘层的第二厚度部分的厚度可以为大于等于0.5纳米且小于200纳米。
优选地，半导体器件的漏区具有第一导电类型并位于第一导电类型的轻掺杂漂移区中，源区具有第一导电类型，并且位于第二导电类型的阱中。
根据本发明第二方面，提供了一种半导体装置，包括如本发明第一方面的半导体器件。
根据本发明的第三方面，提供了一种用于制造半导体器件的方法，包括以下步骤：提供半导体衬底，在半导体衬底上形成图案化的绝缘层，该图案化的绝缘层形成开口以暴露衬底的上表面的一部分；在衬底上形成第一栅极绝缘层和掩模层；蚀刻掩模层，以使得在开口内在第一栅极绝缘层上残留掩模层的至少一部分；利用掩模层的残留部分蚀刻第一栅极绝缘层，以在开口内暴露出衬底的一部分；在所暴露的衬底部分上形成第二栅极绝缘层，其中第二栅极绝缘层的厚度小于第一栅极绝缘层的厚度。
优选地，去除掩模层的步骤可以进一步包括：去除掩模层，使得掩模层的残留部分位于开口内，并依附于开口的至少一个侧壁。
优选地，在开口中形成第二栅极绝缘层的步骤之后可以进一步包括：在衬底上形成栅极；在栅极两侧形成具有第一导电类型的轻掺杂的漂移区和具有第二导电类型的阱，以及在漂移区中形成重掺杂的第一导电类型的漏区，以及在第二导电类型的阱中形成源区。
优选地，其中去除掩模层的步骤可以包括：利用干法蚀刻去除掩模层。
优选地，在开口中形成第二栅极绝缘层的步骤可以包括在开口中热生长第二栅极绝缘层，第二栅极绝缘层的厚度范围可以为大于等于0.5纳米且小于200纳米。
优选地，在开口中形成第一栅极绝缘层和掩模层可以包括沉积第一栅极绝缘层，第一栅极绝缘层的厚度范围可以为大于等于1纳米且小于等于200纳米。
优选地，其中利用图案化的绝缘层在衬底上形成开口的步骤可以包括：在衬底上形成绝缘层，绝缘层包括氮化物绝缘层和氧化物绝缘层；蚀刻绝缘层以在衬底上形成开口，暴露衬底的一部分。
优选地，可以进一步包括：沉积多晶硅，以填充开口；利用化学机械抛光工艺去除多晶硅，保留位于开口中的多晶硅部分以形成栅极；去除图案化的绝缘层；在栅极两侧形成栅极隔离物；在栅极两侧形成源区和漏区。
附图说明
阅读了以下结合附图的详细描述后将会更好地理解本发明，在附图中类似的附图标记指示类似的元件，并且在附图中：
图1是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图2是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图3是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图4是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图5是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图6是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图7是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图8是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图9是根据本发明的一个实施例在其制造的一个阶段期间的半导体器件的剖面图。
图10是根据本发明的一个实施例的完成的半导体器件的剖面图。
图11是根据现有技术的半导体器件的剖视图。
将意识到，为了使说明简化和清楚，图中示出的要素没有必要按比例绘制。例如，为了促进和提高清楚性和理解性，一些元件的尺寸相对于其它元件的尺寸放大了。此外，在这些图中，重复附图标记用于表示相对应或类似的元件。
具体实施方式
本发明提出了一种新颖的半导体器件，包括位于衬底上的栅极，位于栅极两侧的源区和漏区；栅极绝缘层，位于衬底与栅极之间，栅极绝缘层具有第一厚度部分和第二厚度部分，栅极绝缘层的第一厚度部分位于漏区与栅极之间，该第一厚度部分的厚度大于第二厚度部分的厚度。
可以根据设计的需要选择该第一厚度部分的厚度，例如，根据漏极到栅极的击穿电压来选择该第一厚度部分的厚度，并且该栅极绝缘层的第二厚度部分的厚度可以被选择为小于第一厚度部分的厚度。较厚的第一厚度部分保证了半导体器件在漏区到栅极的区域可以承受更高的电压，而较薄的第二厚度部分则保证了器件的优异的性能。
以下结合附图通过举例的方式描述本发明的具体实施方式。
参见附图1，提供半导体衬底100，所述半导体衬底例如是硅衬底。在衬底100中配置横向相邻的N阱110和P阱120。在N阱110和P阱120上沉积氧化物绝缘层130和氮化物绝缘层140。在一个实施例中，氧化物绝缘层130可以由氧化硅(SiO2)构成，氮化物绝缘层140可以由氮化硅(SiN)构成。很显然，本领域技术人员还可以使用其他任何适当的氧化物、氮化物和/或其组合来实现这里的氧化物绝缘层130和氮化物绝缘层140。当形成如附图1中所示的结构之后，在其上涂敷光刻胶，利用光掩模(未示出)进行光刻在光刻胶中形成图案，然后蚀刻氧化物绝缘层130和氮化物绝缘层140从而形成开口，从而同时暴露N阱110和P阱120的至少一部分，如图2所示。
在图3中，沉积第一栅极绝缘层150，随后共形地沉积氮化物绝缘层160。注意，如在下文中将讨论的，这里的第一栅极绝缘层150的一部分随后将会被用作完成的器件中的栅极绝缘层的一部分，而氮化物绝缘层160的一部分将会被用作蚀刻掩模层。因此，在沉积第一栅极绝缘层150时，应当考虑将其沉积至期望的厚度。如下文将讨论的，此处第一栅极绝缘层150的厚度与漏极到栅极能够耐受的击穿电压的幅值有关。恰当地选择第一栅极绝缘层150的厚度可以获得更高的击穿电压，在一个实施例中，第一栅极绝缘层150的厚度范围为大于等于1纳米且小于等于200纳米。当然，本领域技术人员可以根据器件的应用或期望的器件性能来选择此处的第一栅极绝缘层150的厚度。
在图4中，蚀刻氮化物绝缘层160，使得氮化物绝缘层160的至少一部分180残留在开口的侧壁上，从而在开口中暴露出第一栅极绝缘层150的至少一部分。在一个实施例中，利用干法蚀刻去除氮化物绝缘层160。根据通过适当地选择干法蚀刻处理的条件，由于图4中的开口侧壁的存在，会自然地在开口的两个侧壁上残留一部分氮化物绝缘层160。换言之，此处选择的蚀刻步骤应当有意地在侧壁上保留氮化物绝缘层160的至少一部分，例如各向异性的干法蚀刻。当然，本领域技术人员可以使用其他各种适当的方法来实现相同的效果，例如利用光掩模蚀刻、研磨等。为了简明起见，氮化物绝缘层160的残留部分在下文中被称为残留部分180。如参考下文的描述将会变得清楚的，此处的残留部分180随后会作为蚀刻掩模。
在图5中，利用残留部分180作为掩模对第一栅极绝缘层150进行蚀刻。由于残留部分180的存在，位于残留部分180之下的部分第一栅极绝缘层150被保留下来。如在下文将讨论的，该第一栅极绝缘层150的残留部分155随后将被用作栅极绝缘层的一部分。
参考图6，通过开口在衬底上热生长第二栅极绝缘层170。当然，本领域技术人员可以使用其他的技术通过开口在衬底上形成第二栅极绝缘层170，例如沉积后利用掩模去除不需要的部分等。为了确保良好的器件性能，选择第二栅极绝缘层170的厚度，使其小于第一栅极绝缘层150的厚度。恰当地选择第二栅极绝缘层170的厚度可以获得更好的器件性能，在一个实施例中，第二栅极绝缘层170的厚度范围为大于等于0.5纳米且小于200纳米。当然，本领域技术人员可以根据器件的应用或期望的器件性能来选择此处的第一栅极绝缘层150的其他厚度。正如附图6中所示，第二栅极绝缘层170与第一栅极绝缘层的残留部分155之间形成了台阶。第二栅极绝缘层170与第一栅极绝缘层的残留部分155二者共同构成了完成的器件中的栅极绝缘层。例如，第一栅极绝缘层的残留部分155构成了完成的栅极绝缘层的第一厚度部分，第二栅极绝缘层170构成了完成的栅极绝缘层的第二厚度部分。第一厚度部分的厚度大于第二厚度部分的厚度。
在图7中，在图6的器件上沉积多晶硅。在附图8中，通过化学机械抛光(ChemicalMechanicalPolishing)工艺来去除多余的多晶硅，在开口中形成栅极。
在图9中，在图8的器件上通过选择性蚀刻的方法去除氮化物绝缘层140和氧化物绝缘层130，形成如附图9所示的器件。
最后，如本领域技术人员所公知的，在栅极两侧形成间隔物，并对N阱110和P阱120进行掺杂形成源区和漏区，从而完成LDMOS的制造，如附图10所示。应当注意，在根据本发明的LDMOS器件中，漏区位于第一栅极绝缘层的残留部分155之下，且在从漏区到栅极中心的方向上不延伸超出该残留部分155的范围。由此，较厚的残留部分155可以保证较高的漏区至栅极的击穿电压。类似的，在另一个实施例中，源区也位于第一栅极绝缘层的残留部分155之下，且在从源区到栅极中心的方向上不延伸超出该残留部分155的范围。可以根据间隔物的宽度、掺杂时间等工艺条件的选择来实现上述结构。此外，由于可能为了实际应用而设计各种尺寸的半导体器件，因此，在形成氮化物绝缘层的残留部分180和第一栅极绝缘层的残留部分155时，可以预先考虑需要形成的漏区的尺寸，并由此来选择蚀刻绝缘层160的条件。
尽管以上参考附图描述了根据本发明的优选实施例，然而，应当理解的是，除非明确地指出，否则这里给出的实施例仅仅是出于讲述本发明而给出的例子，并非意图以任何方式限制本发明。在阅读了本申请之后，本领域技术人员能够在不违背本发明精神和保护范围的情况下做出各种修改、变型。而这些修改、变型仍应当被视为落入本发明的保护范围之内。
例如，对于LDMOS器件而言，由于仅漏区与栅极交叠部分会承受较高的电压，因此仅保证该部分处的栅极绝缘层更厚即可。因此，在附图5中，可以利用光掩模去除源极与栅极交叠部分的第一栅极绝缘层150的残留部分和残留部分180。进而，在图6中，形成的第二栅极绝缘层170将额外覆盖源极与栅极交叠部分。这样的变型不会影响本发明的有益的技术效果，因而仍然应当被视为落入本发明的保护范围之内。
如上所述，在根据本发明的半导体器件中，栅极绝缘层的两侧部分具有第一厚度，以及栅极绝缘层的其他部分具有第二厚度，第二厚度小于第一厚度。换言之，在一个实施例中，根据本发明的栅极绝缘层位于沟道区上方的部分的厚度小于该栅极绝缘层位于漏区与栅极交叠部分的厚度。
根据本发明的半导体器件，栅极绝缘层与漏区交叠的部分的厚度较大，由此可以保证器件能够耐受较高的击穿电压。另一方面，栅极绝缘层位于沟道区上方的部分的厚度较小，由此可以保证器件的性能不会劣化。
本领域技术人员完全能够明白本文中所讨论的各种术语，例如，轻掺杂的范围通常包括1E13～1E15/cm2，而重掺杂的范围通常包括5E14～1E16/cm2。然而，上述术语不应该仅仅局限于此处为了举例说明而给出的例子，而应当从轻掺杂与重掺杂的掺杂浓度的对比来进行区分。
应当理解，尽管参考了特定的导电类型(例如，N型)来描述了本发明，然而，根据器件的类型，可以采取相反的导电类型来实现本发明。词语“近似”或“大约”等的使用是指该词语所形容的值或位置被期望非常接近于说明的值或位置。然而，本领域中公知的是，总是存在微小的偏差妨碍了所述值或位置完全与所说明的相同。在本领域中众所周知的是，直到约百分之十(10％)(并且对于半导体掺杂浓度直到百分之二十(20％))的偏差被认为是与所述的理想目标合理的偏差。
此外，尽管一些氧化物或氮化物绝缘层在附图和本文中被示出为单层，然而，本领域技术人员将会理解，可以根据应用选择一层或多层的氧化物和/或氮化物绝缘层，此时可以根据所选择的绝缘层的组分相应地改变工艺。

Claims (15)

1.一种半导体器件，包括：
位于衬底上的栅极；
位于所述栅极两侧的源区和漏区；
栅极绝缘层，形成在所述衬底与所述栅极之间；
掩模部分，所述掩模部分由绝缘材料构成，形成在所述栅极绝缘层上并且依附并接触所述栅极绝缘层的开口的至少一个侧壁；
所述栅极绝缘层具有第一厚度部分和第二厚度部分，其中所述第一厚度部分至少位于所述漏区与栅极之间，所述第一厚度部分的厚度大于所述第二厚度部分的厚度，其中所述掩模部分与所述栅极绝缘层的第一厚度部分共同将所述栅极与所述漏区间隔开。
2.根据权利要求1的半导体器件，其中所述第一厚度部分还位于所述源区与栅极之间，其中所述掩模部分与所述栅极绝缘层的第一厚度部分共同将所述栅极与所述源区间隔开。
3.根据权利要求1或2的半导体器件，所述漏区在从所述漏区到所述栅极中心的方向上不延伸超出栅极绝缘层的所述第一厚度部分。
4.根据权利要求2的半导体器件，所述源区在从所述源区到所述栅极中心的方向上不延伸超出栅极绝缘层的所述第一厚度部分。
5.根据权利要求1或2的半导体器件，所述栅极绝缘层的第一厚度部分的厚度范围为大于等于1纳米且小于等于200纳米。
6.根据权利要求1或2的半导体器件，所述栅极绝缘层的第二厚度部分的厚度范围为大于等于0.5纳米且小于200纳米。
7.根据权利要求2的半导体器件，所述漏区具有第一导电类型并位于第一导电类型的轻掺杂漂移区中，所述源区具有第一导电类型，并且位于第二导电类型的阱中。
8.一种用于制造半导体器件的方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成图案化的绝缘层，该图案化的绝缘层形成开口以暴露所述衬底的上表面的一部分；
在所述半导体衬底上形成第一栅极绝缘层和掩模层，所述掩模层由绝缘材料构成，并与所述第一栅极绝缘层共形地形成；
蚀刻所述掩模层，以使得在所述开口内在所述第一栅极绝缘层上残留所述掩模层的至少一部分，所述掩模层的残留部分依附并接触所述第一栅极绝缘层的开口的至少一个侧壁；
利用所述掩模层的残留部分蚀刻所述第一栅极绝缘层，以在所述第一栅极绝缘层的开口内暴露出衬底的一部分；
在所暴露的衬底部分上形成第二栅极绝缘层，其中所述第二栅极绝缘层的厚度小于所述第一栅极绝缘层的厚度，其中所述掩模层的残留部分与所述第一栅极绝缘层的残留部分共同将栅极与漏区间隔开。
9.根据权利要求8的方法，在所暴露的衬底部分上形成第二栅极绝缘层的步骤之后进一步包括：
在所述半导体衬底上形成栅极；
在所述栅极两侧形成具有第一导电类型的轻掺杂的漂移区和具有第二导电类型的阱，以及在所述漂移区中形成重掺杂的第一导电类型的漏区，以及在所述第二导电类型的阱中形成源区。
10.根据权利要求8至9中的任意一项的方法，其中蚀刻所述掩模层的步骤包括：
利用干法蚀刻去除所述掩模层。
11.根据权利要求8至9中的任意一项的方法，在所暴露的衬底部分上形成第二栅极绝缘层的步骤包括在所述第一栅极绝缘层的开口中热生长第二栅极绝缘层，所述第二栅极绝缘层的厚度范围为大于等于0.5纳米且小于200纳米。
12.根据权利要求8至9中的任意一项的方法，在所述半导体衬底上形成第一栅极绝缘层包括沉积所述第一栅极绝缘层，所述第一栅极绝缘层的厚度范围为大于等于1纳米且小于等于200纳米。
13.根据权利要求8至9中的任意一项的方法，其中所述提供半导体衬底，在所述半导体衬底上形成图案化的绝缘层，该图案化的绝缘层形成开口以暴露所述半导体衬底的上表面的一部分的步骤包括：
在所述半导体衬底上形成包括氮化物绝缘层和氧化物绝缘层的绝缘层；
图案化所形成的绝缘层以形成开口，所述图案化的绝缘层的开口暴露所述半导体衬底的一部分。
14.根据权利要求9的方法，进一步包括：
沉积多晶硅，以填充所述第一栅极绝缘层的开口；
利用化学机械抛光工艺去除多晶硅，保留位于所述第一栅极绝缘层的开口中的多晶硅部分以形成栅极；
去除所述图案化的绝缘层；
在所述栅极两侧形成栅极隔离物；
在所述栅极两侧形成源区和漏区。
15.一种半导体装置，包括如权利要求1所述的半导体器件。
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