JP2008211195A5 - - Google Patents

Claims (12)

1. 第１及び第２のゲート電極を形成し、
   前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、
   前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とをエッチング加工することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、前記第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、
   露出した前記第１のゲート絶縁膜をエッチング加工することによって、第１のゲート絶縁層を形成するとともに、前記第２のゲート電極を露出させ、
   露出した前記第２のゲート電極と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、
   前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングによりエッチング加工することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、前記第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、
   露出した前記第２のゲート絶縁膜を第２のエッチングによりエッチング加工することによって、第２のゲート絶縁層を形成するとともに、前記第１の島状半導体層を露出させ、
   前記第１及び第２の島状半導体層の上に配線を形成し、
   前記配線をマスクとして、前記第１のドープ半導体層の一部及び前記第２のドープ半導体層の一部を除去し、
   前記第１のゲート絶縁層の膜厚と前記第２のゲート絶縁層の膜厚とが異なることを特徴とする半導体装置の作製方法。
2. 第１及び第２のゲート電極を形成し、
   前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、
   前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とをエッチング加工することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、前記第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、
   露出した前記第１のゲート絶縁膜と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、
   前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングによりエッチング加工することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、前記第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、
   露出した前記第２のゲート絶縁膜を第２のエッチングによりエッチング加工することによって、第２のゲート絶縁層を形成するとともに、前記第１の島状半導体層を露出させ、
   前記第１及び第２の島状半導体層の上に配線を形成し、
   前記配線をマスクとして、前記第１のドープ半導体層の一部及び前記第２のドープ半導体層の一部を除去することを特徴とする半導体装置の作製方法。
3. 第１及び第２のゲート電極を形成し、
   前記第１及び第２のゲート電極の上に、第１のゲート絶縁膜と第１のノンドープ半導体膜とＮ型又はＰ型のいずれか一方の導電型を有する第１のドープ半導体膜とを順次形成し、
   前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とをエッチング加工することによって、前記第１のゲート電極の上に第１のノンドープ半導体層と第１のドープ半導体層が順次積層された第１の島状半導体層を形成するとともに、前記第２のゲート電極の上の前記第１のゲート絶縁膜を露出させ、
   露出した前記第１のゲート絶縁膜をエッチング加工することによって、第１のゲート絶縁層を形成するとともに、前記第２のゲート電極を露出させ、
   露出した前記第２のゲート電極と、前記第１の島状半導体層と、の上に、第２のゲート絶縁膜と第２のノンドープ半導体膜とＮ型又はＰ型のいずれか他方の導電型を有する第２のドープ半導体膜とを順次形成し、
   前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを第１のエッチングによりエッチング加工することによって、前記第２のゲート電極の上に第２のノンドープ半導体層と第２のドープ半導体層が順次積層された第２の島状半導体層を形成するとともに、前記第１の島状半導体層の上の前記第２のゲート絶縁膜を露出させ、
   露出した前記第２のゲート絶縁膜を第２のエッチングによりエッチング加工することによって、第２のゲート絶縁層を形成するとともに、前記第１の島状半導体層を露出させ、
   前記第１及び第２の島状半導体層の上に配線を形成し、
   前記配線をマスクとして、前記第１のドープ半導体層の一部及び前記第２のドープ半導体層の一部を除去することを特徴とする半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１のエッチングは、前記第２のノンドープ半導体膜のエッチング速度と比較して、前記第２のゲート絶縁膜のエッチング速度が遅い条件で行い、
   前記第２のエッチングは、前記第２のゲート絶縁膜のエッチング速度と比較して、前記第１のドープ半導体層のエッチング速度が遅い条件で行うことを特徴とする半導体装置の作製方法。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１のゲート絶縁膜と前記第１のノンドープ半導体膜と前記第１のドープ半導体膜とを連続成膜し、
   前記第２のゲート絶縁膜と前記第２のノンドープ半導体膜と前記第２のドープ半導体膜とを連続成膜することを特徴とする半導体装置の作製方法
6. 第１のゲート電極上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
   第２のゲート電極上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、を有し、
   前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタと逆の導電性を有し、
   前記第１のゲート絶縁層の膜厚と前記第２のゲート絶縁層の膜厚とが異なることを特徴とする半導体装置。
7. 請求項６において、
   前記第１の薄膜トランジスタは、Ｎ型薄膜トランジスタであり、
   前記第２の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
   前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚よりも厚いことを特徴とする半導体装置。
8. 請求項７において、
   前記第１の薄膜トランジスタは、画素部に配置されており、
   前記第２の薄膜トランジスタは、周辺回路部に配置されていることを特徴とする半導体装置。
9. 第１のゲート電極上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
   第２のゲート電極上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、
   第３のゲート電極上に形成された第３のゲート絶縁層と、前記第３のゲート絶縁層上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、を有し、
   前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、
   前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
   前記第１のゲート絶縁層の膜厚及び前記第２のゲート絶縁層の膜厚は、前記第３のゲート絶縁層の膜厚よりも厚いことを特徴とする半導体装置。
10. 請求項９において、
    前記第１の薄膜トランジスタは、画素部に配置されており、
    前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されていることを特徴とする半導体装置。
11. 第１のゲート電極上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層上に形成された第１のノンドープ半導体層と、前記第１のノンドープ半導体層上に形成された第１のドープ半導体層と、を有する第１の薄膜トランジスタと、
    第２のゲート電極上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層上に形成された第２のノンドープ半導体層と、前記第２のノンドープ半導体層上に形成された第２のドープ半導体層と、を有する第２の薄膜トランジスタと、
    第３のゲート電極上に形成された第３のゲート絶縁層と、前記第３のゲート絶縁層上に形成された第３のノンドープ半導体層と、前記第３のノンドープ半導体層上に形成された第３のドープ半導体層と、を有する第３の薄膜トランジスタと、
    第４のゲート電極上に形成された第４のゲート絶縁層と、前記第４のゲート絶縁層上に形成された第４のノンドープ半導体層と、前記第４のノンドープ半導体層上に形成された第４のドープ半導体層と、を有する保持容量と、を有し、
    前記第１の薄膜トランジスタと前記第２の薄膜トランジスタとは、Ｎ型薄膜トランジスタであり、
    前記第３の薄膜トランジスタは、Ｐ型薄膜トランジスタであり、
    前記第１のゲート絶縁層の膜厚及び前記第２のゲート絶縁層の膜厚は、前記第３のゲート絶縁層の膜厚及び前記第４のゲート絶縁層よりも厚いことを特徴とする半導体装置。
12. 請求項１１において、
    前記第１の薄膜トランジスタと前記保持容量とは、画素部に配置されており、
    前記第２の薄膜トランジスタと前記第３の薄膜トランジスタとは、周辺回路部に配置されており、
    前記保持容量は、前記第１の薄膜トランジスタに電気的に接続されていることを特徴とする半導体装置。