JP2008211195A5 - - Google Patents
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- 第1及び第2のゲート電極を形成し、
前記第1及び第2のゲート電極の上に、第1のゲート絶縁膜と第1のノンドープ半導体膜とN型又はP型のいずれか一方の導電型を有する第1のドープ半導体膜とを順次形成し、
前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とをエッチング加工することによって、前記第1のゲート電極の上に第1のノンドープ半導体層と第1のドープ半導体層が順次積層された第1の島状半導体層を形成するとともに、前記第2のゲート電極の上の前記第1のゲート絶縁膜を露出させ、
露出した前記第1のゲート絶縁膜をエッチング加工することによって、第1のゲート絶縁層を形成するとともに、前記第2のゲート電極を露出させ、
露出した前記第2のゲート電極と、前記第1の島状半導体層と、の上に、第2のゲート絶縁膜と第2のノンドープ半導体膜とN型又はP型のいずれか他方の導電型を有する第2のドープ半導体膜とを順次形成し、
前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを第1のエッチングによりエッチング加工することによって、前記第2のゲート電極の上に第2のノンドープ半導体層と第2のドープ半導体層が順次積層された第2の島状半導体層を形成するとともに、前記第1の島状半導体層の上の前記第2のゲート絶縁膜を露出させ、
露出した前記第2のゲート絶縁膜を第2のエッチングによりエッチング加工することによって、第2のゲート絶縁層を形成するとともに、前記第1の島状半導体層を露出させ、
前記第1及び第2の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第1のドープ半導体層の一部及び前記第2のドープ半導体層の一部を除去し、
前記第1のゲート絶縁層の膜厚と前記第2のゲート絶縁層の膜厚とが異なることを特徴とする半導体装置の作製方法。 - 第1及び第2のゲート電極を形成し、
前記第1及び第2のゲート電極の上に、第1のゲート絶縁膜と第1のノンドープ半導体膜とN型又はP型のいずれか一方の導電型を有する第1のドープ半導体膜とを順次形成し、
前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とをエッチング加工することによって、前記第1のゲート電極の上に第1のノンドープ半導体層と第1のドープ半導体層が順次積層された第1の島状半導体層を形成するとともに、前記第2のゲート電極の上の前記第1のゲート絶縁膜を露出させ、
露出した前記第1のゲート絶縁膜と、前記第1の島状半導体層と、の上に、第2のゲート絶縁膜と第2のノンドープ半導体膜とN型又はP型のいずれか他方の導電型を有する第2のドープ半導体膜とを順次形成し、
前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを第1のエッチングによりエッチング加工することによって、前記第2のゲート電極の上に第2のノンドープ半導体層と第2のドープ半導体層が順次積層された第2の島状半導体層を形成するとともに、前記第1の島状半導体層の上の前記第2のゲート絶縁膜を露出させ、
露出した前記第2のゲート絶縁膜を第2のエッチングによりエッチング加工することによって、第2のゲート絶縁層を形成するとともに、前記第1の島状半導体層を露出させ、
前記第1及び第2の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第1のドープ半導体層の一部及び前記第2のドープ半導体層の一部を除去することを特徴とする半導体装置の作製方法。 - 第1及び第2のゲート電極を形成し、
前記第1及び第2のゲート電極の上に、第1のゲート絶縁膜と第1のノンドープ半導体膜とN型又はP型のいずれか一方の導電型を有する第1のドープ半導体膜とを順次形成し、
前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とをエッチング加工することによって、前記第1のゲート電極の上に第1のノンドープ半導体層と第1のドープ半導体層が順次積層された第1の島状半導体層を形成するとともに、前記第2のゲート電極の上の前記第1のゲート絶縁膜を露出させ、
露出した前記第1のゲート絶縁膜をエッチング加工することによって、第1のゲート絶縁層を形成するとともに、前記第2のゲート電極を露出させ、
露出した前記第2のゲート電極と、前記第1の島状半導体層と、の上に、第2のゲート絶縁膜と第2のノンドープ半導体膜とN型又はP型のいずれか他方の導電型を有する第2のドープ半導体膜とを順次形成し、
前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを第1のエッチングによりエッチング加工することによって、前記第2のゲート電極の上に第2のノンドープ半導体層と第2のドープ半導体層が順次積層された第2の島状半導体層を形成するとともに、前記第1の島状半導体層の上の前記第2のゲート絶縁膜を露出させ、
露出した前記第2のゲート絶縁膜を第2のエッチングによりエッチング加工することによって、第2のゲート絶縁層を形成するとともに、前記第1の島状半導体層を露出させ、
前記第1及び第2の島状半導体層の上に配線を形成し、
前記配線をマスクとして、前記第1のドープ半導体層の一部及び前記第2のドープ半導体層の一部を除去することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記第1のエッチングは、前記第2のノンドープ半導体膜のエッチング速度と比較して、前記第2のゲート絶縁膜のエッチング速度が遅い条件で行い、
前記第2のエッチングは、前記第2のゲート絶縁膜のエッチング速度と比較して、前記第1のドープ半導体層のエッチング速度が遅い条件で行うことを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか一項において、
前記第1のゲート絶縁膜と前記第1のノンドープ半導体膜と前記第1のドープ半導体膜とを連続成膜し、
前記第2のゲート絶縁膜と前記第2のノンドープ半導体膜と前記第2のドープ半導体膜とを連続成膜することを特徴とする半導体装置の作製方法 - 第1のゲート電極上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、を有し、
前記第1の薄膜トランジスタは、前記第2の薄膜トランジスタと逆の導電性を有し、
前記第1のゲート絶縁層の膜厚と前記第2のゲート絶縁層の膜厚とが異なることを特徴とする半導体装置。 - 請求項6において、
前記第1の薄膜トランジスタは、N型薄膜トランジスタであり、
前記第2の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁層の膜厚は、前記第2のゲート絶縁層の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項7において、
前記第1の薄膜トランジスタは、画素部に配置されており、
前記第2の薄膜トランジスタは、周辺回路部に配置されていることを特徴とする半導体装置。 - 第1のゲート電極上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、
第3のゲート電極上に形成された第3のゲート絶縁層と、前記第3のゲート絶縁層上に形成された第3のノンドープ半導体層と、前記第3のノンドープ半導体層上に形成された第3のドープ半導体層と、を有する第3の薄膜トランジスタと、を有し、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとは、N型薄膜トランジスタであり、
前記第3の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁層の膜厚及び前記第2のゲート絶縁層の膜厚は、前記第3のゲート絶縁層の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項9において、
前記第1の薄膜トランジスタは、画素部に配置されており、
前記第2の薄膜トランジスタと前記第3の薄膜トランジスタとは、周辺回路部に配置されていることを特徴とする半導体装置。 - 第1のゲート電極上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層上に形成された第1のノンドープ半導体層と、前記第1のノンドープ半導体層上に形成された第1のドープ半導体層と、を有する第1の薄膜トランジスタと、
第2のゲート電極上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層上に形成された第2のノンドープ半導体層と、前記第2のノンドープ半導体層上に形成された第2のドープ半導体層と、を有する第2の薄膜トランジスタと、
第3のゲート電極上に形成された第3のゲート絶縁層と、前記第3のゲート絶縁層上に形成された第3のノンドープ半導体層と、前記第3のノンドープ半導体層上に形成された第3のドープ半導体層と、を有する第3の薄膜トランジスタと、
第4のゲート電極上に形成された第4のゲート絶縁層と、前記第4のゲート絶縁層上に形成された第4のノンドープ半導体層と、前記第4のノンドープ半導体層上に形成された第4のドープ半導体層と、を有する保持容量と、を有し、
前記第1の薄膜トランジスタと前記第2の薄膜トランジスタとは、N型薄膜トランジスタであり、
前記第3の薄膜トランジスタは、P型薄膜トランジスタであり、
前記第1のゲート絶縁層の膜厚及び前記第2のゲート絶縁層の膜厚は、前記第3のゲート絶縁層の膜厚及び前記第4のゲート絶縁層よりも厚いことを特徴とする半導体装置。 - 請求項11において、
前記第1の薄膜トランジスタと前記保持容量とは、画素部に配置されており、
前記第2の薄膜トランジスタと前記第3の薄膜トランジスタとは、周辺回路部に配置されており、
前記保持容量は、前記第1の薄膜トランジスタに電気的に接続されていることを特徴とする半導体装置。
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