JP2012078847A5 - 半導体装置、表示装置、電子機器、半導体装置の作製方法 - Google Patents

Claims (6)

1. 駆動回路部に、第１のｎチャネル型トランジスタとｐチャネル型トランジスタを有し、
   画素部に、第２のｎチャネル型トランジスタを有し、
   前記第１のｎチャネル型トランジスタは、第１の半導体層、第１のゲート電極、及び前記第１のゲート電極と前記第１の半導体層との間のシリコンを含む第１の絶縁層、を有し、
   前記ｐチャネル型トランジスタは、第２の半導体層、第２のゲート電極、及び前記第２のゲート電極と前記第２の半導体層との間のシリコンを含む第２の絶縁層、を有し、
   前記第２のｎチャネル型トランジスタは、第３の半導体層、第３のゲート電極、及び前記第３のゲート電極と前記第３の半導体層との間のシリコンを含む第３の絶縁層、を有し、
   前記第１の半導体層は、前記第１のゲート電極と重ならないＬＤＤ領域を有し、
   前記第３の半導体層は、前記第３のゲート電極と重ならないＬＤＤ領域を有し、
   前記第１の絶縁層と前記第２の絶縁層と前記第３の絶縁層は、前記第１のｎチャネル型トランジスタと前記ｐチャネル型トランジスタと前記第２のｎチャネル型トランジスタに別々に設けられており、
   前記第１の絶縁層は、前記第１の半導体層上において、前記第１のゲート電極よりも大きい領域、かつ前記第１の半導体層よりも小さい領域を有し、
   前記第２の絶縁層は、前記第２の半導体層上において、前記第２のゲート電極よりも大きい領域、かつ前記第２の半導体層よりも小さい領域を有し、
   前記第３の絶縁層は、前記第３の半導体層上において、前記第３のゲート電極よりも大きい領域、かつ前記第３の半導体層よりも小さい領域を有し、
   前記第１のゲート電極の端部と、前記第２のゲート電極の端部とは、形状が異なり、
   前記第１の絶縁層の端部と、前記第２の絶縁層の端部とは、形状が異なることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置を用いた表示装置。
3. 請求項２に記載の表示装置と、操作スイッチ又はバッテリーと、を有する電子機器。
4. 薄膜トランジスタと、凸部と、画素電極とを画素部に有する半導体装置の作製方法であって、
   前記薄膜トランジスタ及び前記凸部上に絶縁膜を形成し、
   前記絶縁膜上に前記薄膜トランジスタと電気的に接続される前記画素電極を前記薄膜トランジスタ及び前記凸部と重なるように形成し、
   前記凸部は、半導体膜をパターニングして前記薄膜トランジスタに用いられる半導体層を形成する工程と同一工程で形成した半導体層と、前記薄膜トランジスタのゲート絶縁膜と、導電膜をパターニングして前記薄膜トランジスタに用いられる導電層を形成する工程と同一工程で形成した導電層とが積層された積層構造を有し、
   前記画素電極は、前記凸部の影響を受けて表面に凸を有することを特徴とする半導体装置の作製方法。
5. 請求項４において、複数の前記凸部の形状および配列は規則的であることを特徴とする半導体装置の作製方法。
6. 請求項４において、複数の前記凸部の形状および配列は不規則であることを特徴とする半導体装置の作製方法。