JP2012084865A5 - 半導体装置の作製方法 - Google Patents

Claims (4)

1. 基板上に、剥離層を形成し、
   前記剥離層上に、第１の絶縁膜を形成し、
   前記第１の絶縁膜上に、第１の導電膜を形成し、
   前記第１の導電膜を加工して、ゲート電極、及び容量配線を形成し、
   前記ゲート電極、及び前記容量配線上に、第２の絶縁膜を形成し、
   前記第２の絶縁膜上に、酸化物半導体層を形成し、
   前記酸化物半導体層上に、第２の導電膜を形成し、
   前記第２の導電膜を加工して、ソース電極、及びドレイン電極を形成し、
   前記ソース電極、及び前記ドレイン電極上に、第３の絶縁膜を形成し、
   前記第３の絶縁膜に、第１のコンタクトホールを形成し、かつ前記第３の絶縁膜及び前記酸化物半導体層に、第２のコンタクトホールを形成し、
   前記第１のコンタクトホールを介して、前記ソース電極又は前記ドレイン電極と電気的に接続された、画素電極を形成し、
   前記第２のコンタクトホールを介して、前記画素電極は、前記第１の絶縁膜と接する領域を有することを特徴とする半導体装置の作製方法。
2. 請求項１において、
   配線交差部を有し、
   前記第２の導電膜を加工して、前記ソース電極、及び前記ドレイン電極を形成する際、前記配線交差部において、第３の導電層を形成し、
   前記配線交差部において、前記酸化物半導体層は、前記第２の絶縁膜と、前記第３の導電層との間に配置された領域を有することを特徴とする半導体装置の作製方法。
3. 請求項１又は請求項２において、
   入力端子部を有し、
   前記第２の導電膜を加工して、前記ソース電極、及び前記ドレイン電極を形成する際、前記入力端子部において、第４の導電層を形成し、
   前記入力端子部において、前記酸化物半導体層は、前記第２の絶縁膜と、前記第４の導電層との間に配置された領域を有し、
   前記第１のコンタクトホール、及び前記第２のコンタクトホールを形成する際、前記入力端子部において、前記第３の絶縁膜に、第３のコンタクトホールを形成し、
   前記第３のコンタクトホールを介して、前記第４の導電層と電気的に接続された第５の導電層を有し、
   前記画素電極を加工する際、前記第５の導電層を形成することを特徴とする半導体装置の作製方法。
4. 請求項１乃至請求項３のいずれか一において、
   前記剥離層から前記基板を剥離した面に、支持体を貼り付け、
   前記支持体は、１．５［ＭＰａ・ｍ ^１／２ ］以上の破壊じん性値を有することを特徴とする半導体装置の作製方法。