JP5463341B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、基板上に形成された結晶質半導体膜を用いた薄膜トランジスタ(Thin Film
Transistor :TFT)で構成された回路を有する半導体装置(特に、液晶表示装置)および
その作製方法に関する。また、特に本発明により作製される半導体装置は画素部と、その
周辺に駆動回路とを同一基板上に設けたアクティブマトリクス型液晶表示装置に代表され
る液晶表示装置、またその表示装置を表示部に用いた電気器具に関する。
現在、絶縁表面上に設けられた結晶質半導体膜(代表的には、ポリシリコン膜)を半導
体素子として、TFTが各集積回路に用いられており、特に表示装置のスイッチング素子
として用いられている。更に、非晶質半導体膜よりも移動度の高い結晶質半導体膜を活性
層(チャネル形成領域、ソース領域およびドレイン領域を含めた半導体層)に用いたTF
Tは、駆動能力が高く、駆動回路の素子としても用いられている。そのため、例えば、ア
クティブマトリクス型液晶表示装置では、画像表示を行う画像回路や、画像回路を制御す
るための駆動回路が一枚の基板上に形成されている。
例えば、アクティブマトリクス型液晶表示装置には、機能ブロック毎に画像表示を行う
画素回路や、CMOS回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッフ
ァ回路、サンプリング回路などの集積回路が一枚の基板上に形成される。このような液晶
表示装置は、薄型、小型、軽量、低消費電力等の優れた特徴を有しており、例えば、パー
ソナルコンピュータの表示部に用いて省スペース化をしたり、携帯用情報機器の表示部に
用い、いつでもどこでも最新の情報が得ることができたり、と様々な場面で使用されるよ
うになってきた。
液晶表示装置の中で、スイッチ素子として機能する画素部に形成されたTFT(画素T
FTともいう)と保持容量を有する画素部は、液晶に電圧を印加して駆動させている。液
晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されてい
る。要求されるTFTの特性はオフ電流(Ioff:TFTがオフ動作時に流れるドレイン
電流値)が十分低いというものである。しかし、ポリシリコン膜を用いたTFTは、オフ
電流が高くなりやすいという問題があった。そこで、この問題を解決するための手段とし
て低濃度不純物領域(LDD:Lightly Doped Drain)を設けるLDD構造(チャネル形成領
域と高濃度に不純物元素が添加されたソース領域またはドレイン領域との間に低濃度の不
純物領域を設けた構造)が知られている。
逆に、バッファ回路は、高い駆動電圧が印加されるため、高電圧がかかっても壊れない
程度にまで耐圧を高める必要があり、さらに電流駆動能力を高めるためにオン電流値(I
on:TFTがオン動作時に流れるドレイン電流値)を十分確保する必要がある。ホットキ
ャリアによるオン電流値の劣化を防ぐのに有効である構造として、ゲート電極が(ゲート
絶縁膜を介して)LDD領域の一部分に重なるように形成されたGOLD構造(Gate-dra
in Over lapped LDD)が知られている。
要求される性能を満たす半導体装置を得るためには、それぞれの回路においてTFTを
作りわける必要がある。しかし、LDD構造TFTやGOLD構造TFTを作製しようと
すると、マスク枚数を増やさなければならなかった。使用するマスク枚数の増加は、製造
工程数の増加、複雑化、歩留まりの低下を招いてしまっていた。そこで、本発明は、アク
ティブマトリクス型液晶表示装置に代表される半導体装置において、画素部のTFTのオ
フ電流を下げ、駆動回路のTFTの信頼性の向上(ホットキャリアによる劣化が少ない)
をマスク数を増やさずに実現することを目的とする。
また、液晶表示装置は、光の有効利用率が低いため、視認性をあげるために、フロント
ライトやバックライトを用いて表示を行う場合も多い。液晶表示装置自体は消費電力が低
いにもかかわらず、フロントライトやバックライトを用いるために、表示部での消費電力
が上がってしまうという問題もあった。そこで、作製工程を増やさずに、視認性のよい表
示装置を実現することを目的とする。
本発明は、画素部に形成されたTFTと、該画素部周辺に形成された駆動回路にnチャ
ネル型TFT及びpチャネル型TFTを同一基板上に備えた半導体装置であって、前記n
チャネル型TFTの第2の濃度の不純物領域は、一部がゲート電極と重なり、前記pチャ
ネル型TFTおよび前記画素部に形成されたTFTの第2の濃度の不純物領域は、ゲート
電極と重ならないことを特徴とする半導体装置である。
また、本発明は、画素部に形成されたTFTと、該画素部周辺に形成された駆動回路に
nチャネル型TFT及びpチャネル型TFTを同一基板上に備えた半導体装置であって、
前記nチャネル型TFTのゲート電極は、ゲート絶縁膜上に接した第1の導電膜と、前記
第1の導電膜上に接した第2の導電膜からなり、且つ、前記第1の導電膜のチャネル長方
向の長さは、前記第2の導電膜のチャネル長方向の長さより長く、第2の濃度の不純物領
域は、一部が前記第1の導電膜と重なり、前記pチャネル型TFTおよび前記画素部に形
成されたTFTのゲート電極は、前記ゲート絶縁膜上に接した前記第1の導電膜と前記第
1の導電膜上に接した前記第2の導電膜からなり、且つ、前記第1の導電膜のチャネル長
方向の長さは、前記第2の導電膜のチャネル長方向の長さと同じであって、第2の濃度の
不純物領域は、ゲート電極と重ならないことを特徴とする半導体装置である。
また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャ
ネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、
チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第
2の導電膜からなり、前記第2の濃度の不純物領域は、前記ゲート絶縁膜を介して前記第
1の導電膜と重なっており、 前記第1のpチャネル型TFTは、チャネル形成領域、ソ
ース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上の
ゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記チャネル形成領域と前記
ゲート電極とはチャネル長方向の長さが概略一致しており、前記第2のpチャネル型TF
Tは、チャネル形成領域、ソース領域、ドレイン領域および第5の濃度の不純物領域を含
む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、
該ゲート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接
した第2の導電膜からなり、前記第5の濃度の不純物領域は、前記ゲート絶縁膜を介して
前記第1の導電膜と重なっていることを特徴とする半導体装置である。
また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャ
ネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、
チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、前記ゲ
ート電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した
第2の導電膜からなり、前記第2の濃度の不純物領域は、前記ゲート絶縁膜を介して前記
第1の導電膜と重なっており、前記第1のpチャネル型TFTは、チャネル形成領域、ソ
ース領域、ドレイン領域、第5の濃度の不純物領域およびオフセット領域を含む半導体層
を有し、 前記第2のpチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン
領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および
該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第
1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第5の濃度の不
純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっていることを特徴とする半
導体装置である。
また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャ
ネル型TFTを有する駆動回路ならびにTFTおよび保持容量を有する画素部を含む半導
体装置において、前記nチャネル型TFTは、チャネル形成領域、ソース領域、ドレイン
領域および第2の濃度の不純物領域を含む半導体層、該半導体層上のゲート絶縁膜および
該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶縁膜上に接した第
1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前記第2の濃度の不
純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっており、前記第1のpチャ
ネル型TFTは、チャネル形成領域、ソース領域、ドレイン領域、第5の濃度の不純物領
域およびオフセット領域を含む半導体層、該半導体層上のゲート絶縁膜および該ゲート絶
縁膜上のゲート電極を有し、前記第2のpチャネル型TFTは、チャネル形成領域、ソー
ス領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層、該半導体層上のゲ
ート絶縁膜および該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、前記ゲート絶
縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第2の導電膜からなり、前
記第5の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の導電膜と重なっており、
前記画素部に形成されたTFTは、チャネル形成領域、ソース領域、ドレイン領域、第2
の濃度の不純物領域およびオフセット領域を含む半導体層を有していることを特徴とする
半導体装置である。
また、本発明は、nチャネル型TFT、第1のpチャネル型TFTおよび第2のpチャ
ネル型TFTを有する駆動回路を含む半導体装置において、前記nチャネル型TFTは、
チャネル形成領域、ソース領域、ドレイン領域および第2の濃度の不純物領域を含む半導
体層、該半導体層上のゲート絶縁膜および該ゲート絶縁膜上にゲート電極を有し、該ゲー
ト電極は、前記ゲート絶縁膜上に接した第1の導電膜と、前記第1の導電膜上に接した第
2の導電膜からなり、前記第2の濃度の不純物領域は、ゲート絶縁膜を介して前記第1の
導電膜と重なる領域(Lov領域)と重ならない領域(Loff領域)を有しており、前記第
1のpチャネル型TFTおよび前記第2のpチャネル型TFTは、チャネル形成領域、ソ
ース領域、ドレイン領域および第5の濃度の不純物領域を含む半導体層を有していること
を特徴とする半導体装置である。
上記発明において、前記nチャネル型TFT、前記pチャネル型TFTまたは前記画素
TFTのゲート電極は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、前記元素
を主成分とする合金材料もしくは化合物材料からなることを特徴とする半導体装置である
上記発明において、画素部には、複数の凸部が形成されており、前記画素部に形成され
たTFTと電気的に接続されている画素電極は、凹凸であり、前記画素電極の凹凸の曲率
半径は、0.1〜0.4μmであり、前記画素電極の凹凸の高さは、0.3〜3μmであ
ることを特徴とする半導体装置である。
本発明を用いることにより、工程数を増加させずに同一基板上に、要求される特性を有
するTFTを作りわけて作製することができる。作製工程を増加させないため、製造コス
トや歩留まりの低下を抑えることができる。また信頼性の高い半導体装置を実現すること
ができる。
さらに、凹凸を有する画素電極を形成することにより、視認性のよい半導体装置を実現
することができる。
本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の構造を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の上面を示す図。 本発明の半導体装置の断面を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の断面を示す図。 アクティブマトリクス型液晶表示装置の回路ブロック図。 アクティブマトリクス型液晶表示装置の回路ブロック図。 半導体膜の結晶化方法の一例を示す図。 半導体膜の結晶化方法の一例を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の上面図。 EEMOS回路およびEDMOS回路の構成を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 電気器具の一例を示す図。 電気器具の一例を示す図。 電気器具の一例を示す図。 本発明を用いて作製されたTFTのId−Vg曲線を示す図。 本発明を用いて作製されたTFTのId−Vg曲線を示す図。 本発明を用いて作製されたインバータ回路の断面図。 本発明を用いて作製されたTFTのId−Vg曲線を示す図。 本発明を用いて作製されたTFTのId−Vg曲線を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 本発明を用いて作製されたTFTの信頼性の測定結果を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。
(実施形態1)
本発明の実施の形態について、以下に図1及び図2を用いて説明する。
基板10上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁膜か
ら成る下地絶縁膜11を形成する。本実施形態では下地絶縁膜11として2層構造11a
、11bを用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い
次いで、下地絶縁膜11上に非晶質半導体膜を30〜60nmの厚さで形成する。非晶
質半導体膜の材料に限定はないが、好ましくは、シリコンまたはシリコンゲルマニウム(
SixGe1-x;0<x<1、代表的には、x=0.001〜0.05)合金などで形成す
ると良い。次いで、前記非晶質半導体膜に公知の結晶化処理(レーザー結晶化法、熱結晶
化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体
膜を所望の形状にパターニングし、半導体層12〜14を形成する。
また、半導体層12〜14を形成した後、nチャネル型TFTのしきい値(Vth)を制
御するためにp型を付与する不純物元素を添加してもよい。半導体に対してp型を付与す
る不純物元素には、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)など周期表
の13族に属する元素が知られている。
次いで、島状半導体層12〜14を覆うゲート絶縁膜15を形成する。ゲート絶縁膜1
5は、プラズマCVD法やスパッタ法で形成し、その厚さを40〜150nmとしてシリ
コンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層
或いは積層構造として用いることができる。
次いで、ゲート絶縁膜15上に膜厚20〜100nmの第1の導電膜(TaN)16a
と、膜厚100〜400nmの第2の導電膜(W)16bとを積層形成する。導電膜16
は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とす
る合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピン
グした多結晶シリコン膜に代表される半導体膜を用いてもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスク17〜19を形成し、電
極及び配線を形成するため、ICP(Inductively Coupled Plasma:誘導結合型プラズマ
)エッチング法等を用いて第1のエッチング処理を行う。まず、第1のエッチング条件に
よりW膜20b〜22bをエッチングして第1の導電膜を端部にテーパーを有する形状と
し、続けて第2のエッチング条件によりW膜とTaN膜20a〜22aを同時にエッチン
グし、第1の形状の導電層20〜22を形成する。26はゲート絶縁膜で、第1の形状の
導電層20〜22に覆われていない領域も同時にエッチングされて薄くなっている。
そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層
にn型を付与する不純物元素を添加する。ドーピング処理はイオンドープ法、もしくはイ
オン注入法で行えば良い。この場合、第1の形状の導電層20〜22がn型を付与する不
純物元素に対するマスクとなり、自己整合的に第1の濃度の不純物領域23〜25が形成
される。
次に、レジストからなるマスクを除去せずに図1(C)に示すように第2のエッチング
処理を行う。このエッチング条件により異方性エッチングし、第2の形状の第2の導電膜
27b〜29bを形成する。ここで、第1の導電層やゲート絶縁膜もわずかにエッチング
されて、第2の形状の第1の導電膜27a〜29aが形成され、第2の形状の導電層27
〜29(第1の導電膜27a〜29a、第2の導電膜27b〜29b)とゲート絶縁膜3
9が形成される。
次いで、レジストからなるマスクを除去せずに第2のドーピング処理を行う。この場合
、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与す
る不純物元素をドーピングし、図1(B)で形成された第1の濃度の不純物領域より内側
の半導体層に新たな第2の濃度の不純物領域33〜35、36〜38を形成する。ドーピ
ングは、第2の形状の導電層27〜29を不純物元素に対するマスクとして用い、第2の
形状の第1の導電膜27a〜29aの下部における半導体層にも不純物元素が添加される
ようにドーピングする。
こうして、第2の形状の第1の導電膜27a〜29aと重なる第3の濃度の不純物領域
36〜38と、第1の濃度の不純物領域30〜32と第3の濃度の不純物領域との間の第
2の濃度の不純物領域33〜35とを形成する。
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク40を駆
動回路部のnチャネル型TFTを覆うように形成して、図2(A)に示すように、第3の
エッチング処理を行う。これによりpチャネル型TFT及び画素部のTFTの第1の導電
層をエッチングして第3の形状の導電層41、42を形成する。ここで、マスク40に覆
われていないゲート絶縁膜43は、わずかにエッチングされ薄くなっている。
このゲート絶縁膜の膜厚差によるばらつきをなくすために、レジストからなるマスクを
除去した後、図2(B)に示すように、ゲート絶縁膜のエッチングを行う。導電層がマス
クとなってエッチングされない領域が残り、ゲート絶縁層44〜46が形成される。
次いで、新たにレジストからなるマスク47、48を形成して図2(B)に示すように
、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型TFT
の活性層となる半導体層にp型を付与する不純物元素を添加して、第3の形状の導電層4
1を不純物元素に対するマスクとして用い、自己整合的に第4の濃度の不純物領域49〜
51を形成する。
このようにして、図2(C)に示すようなTFTを作製することができる。駆動回路7
3のnチャネル型TFT71は、ゲート電極を形成する第2の形状の導電層27と重なる
第3の濃度の不純物領域36(本明細書中ではGOLD領域と呼ぶ)、ゲート電極の外側
に形成される第2の濃度の不純物領域33(本明細書中ではLDD領域ともいう)とソー
ス領域またはドレイン領域として機能する第1の濃度の不純物領域30を有している。ま
た、画素部の画素TFT74には、ゲート電極の外側に形成される第3の濃度の不純物領
域38と第2の濃度の不純物領域35(本明細書中では共にLDD領域と呼ぶ)とソース
領域またはドレイン領域として機能する第1の濃度の不純物領域32を有している。
(実施形態2)
本実施形態では、画素部にTFTを作製する工程と同一の工程で凸部を形成し、凹凸を
有する画素電極を形成する方法について説明する。
ガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板の表面に絶縁膜を形
成したもの、または本実施例の処理温度に耐えうる耐熱性を有したプラスチック基板のう
ちのいずれかの基板上に、下地絶縁膜を形成しその上に半導体層を形成する。
凸部は、フォトマスクを用いて作製すると再現性の高いものが得られるため、画素TF
T1203の作製工程にしたがって作製すればよい。画素TFT1203の作製と同様に
積層される半導体層、ゲート絶縁膜および導電膜を積層して凸部を形成している例を図3
〜図5で示している。
凸部の作製方法は特に限定されることなく、上記の膜の単層、またはいずれかの組み合
わせの積層を用いることもできる。例えば、半導体層および絶縁膜の積層からなる凸部や
導電膜の単層からなる凸部を形成することもできる。すなわち、半導体装置作製のための
工程数を増加させることなく、複数の凸部を形成することができる。
こうして形成された凸部および同一工程で形成された画素TFT、駆動回路に含まれる
TFTを覆うように層間絶縁膜を形成する。絶縁膜の材料によって画素電極の凹凸の曲率
を調節することは可能であり、この画素電極の凹凸の曲率半径は、0.1〜0.4μm(
好ましくは0.2〜2μm)である。また、有機樹脂膜からなる絶縁膜を形成する場合は
、粘度が10〜1000cp(好ましくは40〜200cp)の有機樹脂膜(例えば、ポ
リイミド、アクリル樹脂といった材料)を用い、十分に凹凸領域の影響をうけて表面に凹
凸があらわれる有機樹脂材料を用いる。
凹凸を有する層間絶縁膜が形成されたら、その上に画素電極を形成する。画素電極の表
面も絶縁膜の凹凸の影響を受け表面が凹凸化する。この凹凸の高さは0.3〜3μmであ
る。この画素電極の表面に形成された凹凸によって、図6に示すように入射光が反射され
る際に効果的に光を散乱させることができる。
本発明の実施形態では、画素TFTが作製される工程に準じて半導体層、ゲート絶縁膜
、第1の導電膜および第2の導電膜を積層した凸部を示しているが、特に限定されること
はなく、いずれかの層、膜の単層または、組み合わせの積層を用いればよい。工程数を増
やさずに、必要な高さを有する凸部を形成することができる。なお、相互に近接する凸部
はそれぞれ0.1μm以上、好ましくは1μm隔離されている。
特に限定されることはないが、凸部の大きさはランダムである方がより反射光を散乱さ
せるためには望ましい。また、凸部の形状および配置は不規則であっても規則的であって
もよい。さらに、凸部は、画素部の表示領域となる画素電極の下方にあたる領域であれば
特に限定されることはない。
上面から観察したときの凸部の大きさは、100〜400μm2の範囲内、好ましくは2
5〜100μm2であるとよい。
以上のようにして、作製工程を増やすことなく、凹凸形状の画素電極を作製することが
できる。
本発明の実施例を図7〜図11により説明する。ここでは、同一基板上に画素部と、画
素部の周辺に設ける駆動回路のTFT(nチャネル型TFT及びpチャネル型TFT)を
同時に作製する方法について詳細に説明する。
基板100は、ガラス基板、石英基板、セラミック基板などを用いることができる。ま
た、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用い
ても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用い
てもよい。
次いで、図7(A)に示すように、基板100上に酸化シリコン膜、窒化シリコン膜ま
たは酸化窒化シリコン膜等の絶縁膜から成る下地絶縁膜101を形成する。本実施例では
下地絶縁膜101として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層さ
せた構造を用いても良い。下地絶縁膜101の一層目101aとしては、SiH4、NH3
、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜101aを50〜100n
m形成する。次いで、下地絶縁膜101のニ層目101bとしては、SiH4、及びN2
を反応ガスとして成膜される酸化窒化シリコン膜101bを100〜150nmの厚さに
積層形成する。
次いで、下地絶縁膜101上に非晶質半導体膜を形成する。非晶質半導体膜は、30〜
60nmの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム(SixGe1-x;0<x<1、代表的には、x=0.001
〜0.05)合金などで形成すると良い。本実施例では、プラズマCVD法により、Si
4ガスを用いて、非晶質シリコン膜を形成する。
また、下地絶縁膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地絶縁
膜101と非晶質半導体膜を連続形成することも可能である。
次いで、非晶質半導体膜に公知の結晶化処理(レーザー結晶化法、熱結晶化法、または
ニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形
状にパターニングする。本実施例では、ニッケルを含有する溶液を非晶質シリコン膜上に
保持させた後、脱水素化(500℃、1時間)続けて熱結晶化(550℃、4時間)を行
い、更に結晶化を改善するためのレーザーアニール処理を行って、結晶質シリコン膜を形
成する。そして、この結晶質シリコン膜にフォトリソグラフィ法を用いたパターニング処
理を行い、半導体層102〜106を形成する。
また、半導体層102〜106を形成した後、nチャネル型TFTのしきい値(Vth
)を制御するためにp型を付与する不純物元素を添加してもよい。半導体に対してp型を
付与する不純物元素には、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)など
周期律第13族元素が知られている。本実施例では、ボロン(B)を添加する。
また、レーザー結晶化法で結晶質半導体膜を作成する場合には、パルス発振型または連
続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いることができる
。これらのレーザーを用いる場合には、レーザー発振器から放出されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は、実施者が適
宜選択すればよい。
次いで、島状半導体層102〜106を覆うゲート絶縁膜107を形成する。ゲート絶
縁膜107は、プラズマCVD法やスパッタ法で形成し、その厚さを40〜150nmと
してシリコンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁
膜を単層或いは積層構造として用いることができる。
酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Ortho S
ilicate)とO2を混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(
13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、形成後400〜500℃の熱アニール
によりゲート絶縁膜として良好な特性を得ることができる。
次いで、ゲート絶縁膜107上に膜厚20〜100nmの第1の導電膜(TaN)10
8と、膜厚100〜400nmの第2の導電膜(W)109とを積層形成する。ゲート電
極を形成する導電膜は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前
記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不
純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また
、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、
第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合
わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする
組み合わせとしてもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスク110〜115を形成し
、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICP(In
ductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガ
スにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm
)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投
入してプラズマを生成してエッチングを行う。基板側(試料ステージ)にも150WのR
F(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この
第1のエッチング条件によりW膜をエッチングして端部にテーパーを有する第1の形状の
第1の導電膜を形成する。
この後、レジストからなるマスク110〜115を除去せずに第2のエッチング条件に
変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(
sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)
電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側(試料ステ
ージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス
電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜と
も同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングす
るためには、10〜20%程度の割合でエッチング時間を増加させると良い。
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとするこ
とにより、基板側に印加するバイアス電圧の効果により端部がテーパー形状の第1の形状
の導電層が形成される。このテーパー部の角度は15〜45°となる。こうして、第1の
エッチング処理により第1の形状の導電層117〜122(第1の導電層117a〜12
2aと第2の導電層117b〜122b)を形成する。116はゲート絶縁膜であり、第
1の形状の導電層117〜122で覆われない領域は20〜50nm程度エッチングされ
薄くなった領域が形成される。
そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層
にn型を付与する不純物元素を添加する(図7(B))。ドーピング処理はイオンドープ
法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1.5×1
15/cm2とし、加速電圧を60〜100keVとして行う。n型を付与する不純物元素
として周期表の15族に属する元素、典型的にはリン(P)または砒素(As)を用いる
。この場合、導電層117〜121がn型を付与する不純物元素に対するマスクとなり、
自己整合的に第1の濃度の不純物領域123〜127が形成される。第1の濃度の不純物
領域123〜127には1×1020〜1×1021/cm3の濃度範囲でn型を付与する不純
物元素を添加する。
次に、レジストからなるマスクを除去せずに図7(C)に示すように第2のエッチング
処理を行う。エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を
20/20/20(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(
13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料
ステージ)には20WのRF(13.56MHz)電力を投入し、第1のエッチング処理
に比べ低い自己バイアス電圧を印加する。この第3のエッチング条件によりW膜をエッチ
ングする。こうして、上記第3のエッチング条件によりW膜を異方性エッチングして第2
の形状の導電層129〜134を形成する。
W膜やTaN膜に対するCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。WとTaNのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTaN膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaNはFが増大しても相対的にエッチング速度の増加は少ない。また、TaNはWに比較して酸化されやすいので、O2を添加することでTaNの表面が多少酸化される。TaNの酸化物はフッ素や塩素と反応しないため、さらにTaN膜のエッチング速度は低下する。従って、W膜とTaN膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTaN膜よりも大きくすることが可能となる。
次いで、レジストからなるマスクを除去せずに図8(A)に示すように第2のドーピン
グ処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の
条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70〜12
0keV、本実施例では90keVの加速電圧とし、1.5×1014atoms/cm2のドーズ
量で行い、図8(B)で形成された第1の濃度の不純物領域より内側の半導体層に新たな
不純物領域を形成する。ドーピングは、第2の形状の導電層129〜133を不純物元素
に対するマスクとして用い、第2の形状の第1の導電層129a〜133aの下部におけ
る半導体層にも不純物元素が添加されるようにドーピングする。
こうして、第2の形状の第1の導電層129a〜133aと重なる第3の濃度の不純物
領域140〜144と、第1の濃度の不純物領域145〜149と第3の濃度の不純物領
域との間の第2の濃度の不純物領域135〜139とを形成する。
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク150
、151を形成して、図8(B)に示すように、第3のエッチング処理を行う。エッチン
グ用ガスにSF6とCl2とを用い、それぞれのガス流量比を50/10(sccm)とし
、1.3Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入
してプラズマを生成して約30秒のエッチングを行う。基板側(試料ステージ)には10
WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する
。こうして、前記第3のエッチング条件により後のpチャネル型TFT及び後の画素部の
TFTのTaN膜をエッチングして第3の形状の導電層152〜155を形成する。
なお、本明細書において、例えば後のpチャネル型TFTとは、作製工程中のTFTで
あって完成後にpチャネル型TFTとして機能するTFTのことを指す。いずれのTFT
にも適応する。
そして、レジストからなるマスクを除去した後、図8(C)に示すように、ゲート絶縁
膜のエッチングを行う。エッチング用ガスとしてCHF3を用い、ガス流量を35scc
m、800WのRF電力を投入してプラズマを生成してエッチングを行った。ここでは、
第2の形状の導電層129、131と第3の形状の導電層152〜155がマスクの役割
をし、TFT毎にゲート絶縁膜は切断される(157〜162)。
次いで、新たにレジストからなるマスク164〜166を形成して図9(A)に示すよ
うに、第3のドーピング処理を行う。この第3のドーピング処理により、pチャネル型T
FTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加
された第4の濃度の不純物領域167〜172を形成する。第3の形状の導電層152、
154を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自
己整合的に第4の濃度の不純物領域を形成する。本実施例では、第4の濃度の不純物領域
167〜172はジボラン(B26)を用いたイオンドープ法で形成する。この第3のド
ーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマス
ク164〜166で覆われている。第1のドーピング処理及び第2のドーピング処理によ
って、第4の濃度の不純物領域167〜172にはそれぞれ異なる濃度でリンが添加され
ているが、そのいずれの領域においてもp型を付与する不純物元素の濃度の方が高くなる
ようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン
領域として機能するために何ら問題は生じない。
以上までの工程でそれぞれの半導体層に不純物領域が形成される。本実施例において、
全ての不純物領域が、導電層をマスクとして自己整合的に形成された。半導体層と重なる
第3の形状の導電層129、130、152及び153がゲート電極として機能する。ま
た、155はソース配線、154は保持容量の一方の電極となる容量配線として機能する
次いで、レジストからなるマスク164〜166を除去し、全面を覆う第1層間絶縁膜
173を形成する。この第1層間絶縁膜173としては、プラズマCVD法またはスパッ
タ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。本実施
例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論
、第1層間絶縁膜173は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを
含む絶縁膜を単層または積層構造として用いても良い。
次いで、図9(B)に示すように、それぞれの半導体層に添加された不純物元素を活性
化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で
行う。熱アニール法としては、酸素濃度が100ppm以下、好ましくは0.1ppm以
下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよい。なお
、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(RT
A法)を適用することができる。
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッ
ケルが、高濃度にリンを含む領域145〜149、167、170にゲッタリングされ、
主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作
製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高
い電界効果移動度が得られ、良好な特性を達成することができる。
次いで、第1の層間絶縁膜173上に有機絶縁物材料から成る第2の層間絶縁膜174
を形成する。次いで、ソース配線155に達するコンタクトホールと各不純物領域145
、147、148a、167、170に達するコンタクトホールを形成するためのパター
ニングを行う。
そして、駆動回路1406において、第1の濃度の不純物領域または第4の濃度の不純
物領域とそれぞれ電気的に接続する配線175〜180を形成する。なお、これらの配線
は、膜厚50〜250nmのTi膜と、膜厚300〜500nmの合金膜(AlとTiと
の合金膜)との積層膜をパターニングして形成する。
また、画素部1407においては、画素電極183、ゲート線182、接続電極181
を形成する(図9(C))。この接続電極181によりソース線155は、画素TFT1
404と電気的な接続が形成される。また、ゲート線182は、第3の形状の導電層(画
素TFTのゲート電極)153と電気的な接続が形成される。また、画素電極183は、
画素TFTのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の
電極として機能する半導体層と電気的な接続が形成される。また、画素電極183として
は、AlまたはAgを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を
用いることが望ましい。
以上の様にして、nチャネル型TFT1401、pチャネル型TFT1402、nチャ
ネル型TFT1403を有する駆動回路1406と、画素TFT1404、保持容量14
05とを有する画素部1407を同一基板上に形成することができる。本明細書中ではこ
のような基板を便宜上アクティブマトリクス基板と呼ぶ。
駆動回路1406のnチャネル型TFT1401はチャネル形成領域184、ゲート電
極を形成する第3の形状の導電層129と重なる第3の濃度の不純物領域140(GOL
D領域)、ゲート電極の外側に形成される第2の濃度の不純物領域135(LDD領域)
とソース領域またはドレイン領域として機能する第1の濃度の不純物領域145を有して
いる。pチャネル型TFT1402にはチャネル形成領域185、ゲート電極の外側に形
成される第4の濃度の不純物領域168、169、ソース領域またはドレイン領域として
機能する第4の濃度の不純物領域167を有している。nチャネル型TFT1403には
チャネル形成領域186、ゲート電極を形成する第3の形状の導電層131と重なる第3
の濃度の不純物領域142(GOLD領域)、ゲート電極の外側に形成される第2の濃度
の不純物領域137(LDD領域)とソース領域またはドレイン領域として機能する第1
の濃度の不純物領域147を有している。
画素部の画素TFT1404にはチャネル形成領域187、ゲート電極の外側に形成さ
れる第3の濃度の不純物領域143と第2の濃度の不純物領域138(共にLDD領域)
とソース領域またはドレイン領域として機能する第1の濃度の不純物領域148aを有し
ている。また、保持容量1405の一方の電極として機能する半導体層170〜172に
は第4の濃度の不純物領域と同じ濃度で、それぞれp型を付与する不純物元素が添加され
ている。保持容量1405は、絶縁膜(ゲート絶縁膜と同一膜)を誘電体として、容量配
線154と、半導体層170〜172とで形成している。
本実施例では、画素部及び駆動回路が要求する回路仕様に応じて各回路を形成するTF
Tの構造を最適化し、半導体装置の動作性能及び信頼性を向上させることができる。具体
的には、nチャネル型TFTは回路仕様に応じてLDD構造或いはGOLD構造を使い分
けることによって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構
造と、低オフ電流動作を重視したTFT構造とを実現できる。
例えば、アクティブマトリクス型液晶表示装置の場合、nチャネル型TFT1401、
1403は高速動作を重視するシフトレジスタ、分周波回路、信号分割回路、レベルシフ
タ、バッファなどの駆動回路に適している。すなわち、GOLD領域を形成することで、
ホットキャリア対策を重視した構造となっている。
また、画素TFT1404は、nチャネル型TFTであり、低オフ電流動作を重視した
構造になっている。そのため、画素部の他にサンプリング回路にも適している。すなわち
、オフ電流値を増加させる要因となりうるGOLD領域を配置せず、LDD領域とオフセ
ット領域を配置することで低オフ電流動作を実現している。また、第1の濃度の不純物領
域148bはオフ電流値を低減する上で非常に有効であることが確認されている。
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図10に示す。なお
、図7〜図9に対応する部分には同じ符号を用いている。図10中の鎖線A−A’は図9
中の鎖線A―A’で切断した断面図に対応している。また、図10中の鎖線B−B’は図
9中の鎖線B―B’で切断した断面図に対応している。
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部が画素T
FTのゲート電極153とゲート線182とを異なる層に形成し、ゲート線182で半導
体層を遮光することを特徴としている。
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙
間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング
法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増
加させることが望ましい。
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向
上させることができる。
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を6枚(半導体層パターンマスク、第1配線パターンマスク(画素TFTのゲ
ート電極153、容量配線154、ソース線155を含む)、pチャネル型TFT及び画
素部TFTの導電層形成のパターンマスク、pチャネル型TFTのソース領域及びドレイ
ン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第2配線パター
ンマスク(画素電極183、接続電極181、ゲート線182を含む))とすることがで
きる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが
できる。
図11には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。
第2の層間膜形成までは、上記の反射型のものと同じである。第2の層間膜上に透明導電
膜を形成する。そして、透明導電膜層191を形成するためにパターニングを行う。透明
導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化
合物を用いることができる。
そして、駆動回路1406において第1の濃度の不純物領域又は第4の濃度の不純物領
域とそれぞれで電気的に接続する配線175〜180を形成する。なお、これらの配線は
、膜厚50〜250nmのTi膜と、膜厚300〜500nmの合金(AlとTiとの合
金膜)との積層膜をパターニングして形成する。また、画素部1407においては、画素
電極191、ゲート線182、接続電極192、193を形成する。接続電極192、1
93は、画素電極191に重なるように形成する。このように、マスク枚数を1枚増やし
て透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
また、本実施例により得られたTFTの特性は、良好な値を示した。そのうち、画素T
FTのTFT特性(V−I特性)を図37に示す。なお、ゲートリークも図中に示したが
、十分に抑えられている。特に本発明の画素TFT構造は、オフ電流を抑える構造であり
、移動度も優れた値を示している。オフ電流とは、TFTがオフ状態にある時、流れるド
レイン電流である。
また、図37はサンプル1〜8のV−I特性グラフを示したものであるが、そのうち、
サンプル3のTFT特性を図38に示す。
本発明の構造とすることによって、V−I特性グラフにおける立ち上がり点での電圧値
を示すしきい値(Vth)は、0.263Vとなっており、非常に小さく良好な値を示し
ている。この差が小さければ小さいほど短チャネル効果が抑えられていると言える。また
、キャリアの移動しやすさを示すパラメータである移動度(μFE)は、119.2(cm
2/Vs)と優れたものとなっている。また、I―Vカーブの立ち上がり部分における最
大傾きの逆数を示すS値(サブスレッシュルド係数)は、0.196(V/decade)とな
った。また、VD=5Vの時のオフ電流(IOFF2)は、0.39pAであり、オン電流(
ON2)は、70μAを示している。オン電流とは、TFTがオン状態にある時、流れる
ドレイン電流である。なお、Shift-1は、I―Vカーブの立ち上がりの電圧値を示してい
る。
以上に示すように、本発明を用いることにより、良好な特性を有する半導体装置を実現
することができる。
図39は本発明を用いて作製されるインバーター回路のpチャネル型TFT2100と
nチャネル型TFT2200を示している。これらのTFTは下地絶縁膜2002が形成
された基板2001上に形成されている。
pチャネル型TFT2100は、半導体層2003、ゲート絶縁膜2021、第1の導
電層2005aと第2の導電層2005bから成るゲート電極を有している。半導体層2
003にはチャネル形成領域2012、ソース領域2013、ドレイン領域2014、及
び該ドレイン領域とチャネル形成領域との間のLDD領域2015が形成されている。
ゲート電極は、ソース領域側において第1の導電膜2005aと第2の導電膜2005
bが接する端部は概略一致しているが、ドレイン領域側では第1の導電層2005aの端
部が外側に形成されている。このような構造は図8(B)の第3のエッチング処理におい
て形成するレジストによるマスクをゲート電極の片側のみを覆うように形成することで実
現することができる。
pチャネル型TFTでは、その後、p型の不純物元素がイオンドーピング法などで添加
され、半導体層2003に不純物領域が形成される。LDD領域2015は第1の導電層
2005aをマスクとして形成することが可能である。これは、イオンドーピング法にお
いて、加速電圧の制御により1回のドーピング処理でソース領域及びドレイン領域と、L
DD領域の両方を形成することも可能であるが、加速電圧を最適化して、2回のドーピン
グ処理で形成しても良い。
一方、nチャネル型TFT2200には、半導体層2004、ゲート絶縁膜2022、
第1の導電膜2006aと第2の導電膜2006bから成るゲート電極を有している。半
導体層2004にはチャネル形成領域2016、ソース領域2017、ドレイン領域20
18、及びLDD領域2019、2020が形成されている。
nチャネル型TFT2200のゲート電極も同様に、ソース領域側において第1の導電
膜2006aと第2の導電膜2006bが接する端部は概略一致し、ドレイン領域側では
第1の導電膜2006aの端部が外側に形成されている。ソース領域側のLDD領域20
19はゲート電極とオーバーラップしないLDDであり、ドレイン側のLDD領域202
0はゲート電極とオーバーラップしている。
このように、pチャネル型TFTとnチャネル型TFTにおいてゲート電極とオーバー
ラップするLDDをドレイン側に形成することにより、ドレイン近傍の電界強度を緩和し
て、ホットキャリア効果によるTFTの劣化を防ぐことができる。特に、チャネル長がサ
ブミクロンサイズになるとその効果はpチャネル型TFTにも要求されてくる。
しかし、ゲート電極とオーバーラップするLDD領域はゲート電極にかかる寄生容量を増
大させるので、電界を緩和する必要にないソース側に設ける必要は必ずしもない。
本発明によれば、図39に示すように、LDD領域をドレイン側にのみ形成することが
可能である。また、これらソース領域及びドレイン領域、LDD領域は全て自己整合的に
形成することが可能であるので、デザインルールの微細化にも容易に対応することができ
る。
本実施例で示すTFTの構成は、インバーター回路のようにドレイン領域の位置が予め
決定されているTFTに対して特に効果的に活用することができる。また、このようなT
FTの構成は、レジストによるマスクパターンの変更のみで、実施例1に示す工程に自由
に組み入れることができる。
実施例2で示すインバーター回路のpチャネル型TFTとnチャネル型TFTにおいて
、駆動電圧が10V以下である場合には、ホットキャリア効果による劣化が顕著に現れな
いため、ゲート電極とオーバーラップするLDD領域を必ずしも形成しなくても良い。そ
の場合、pチャネル型TFTは図11で示すpチャネル型TFT402と同じ構成となる
。また、nチャネル型TFTは図11で示すnチャネル型TFT404と同じ構成となり
、シングルゲート構造で形成すれば良い。
実施例1に記載のアクティブマトリクス基板において、チャネル長を0.6μm以下と
する場合には、pチャネル型TFTにもゲート電極とオーバーラップするLDD領域を形
成することが望ましい。その場合、当該LDD領域は、図11で示すnチャネル型TFT
1401と同様にして作製し、添加する不純物元素にp型の不純物を適用すれば同様な構
造で形成することができる。また、当該LDD領域は、シフトレジスタ回路やバッファ回
路のように予めソース及びドレインの方向が確定している場合には実施例2で示すように
、ドレイン側の片側に設ければ良い。
本実施例では実施例1と異なる工程順序でTFTを作製する場合について図12を用い
て説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので、同
じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例1
と同じ不純物元素を用いる。
まず、実施例1に示す作製工程に従い、第1のエッチング処理および第1のドーピング
処理を行って、図7(B)の状態まで形成する。
この後、レジストからなるマスク110〜115を除去せずに第2のエッチング条件に
変え、エッチング用ガスにCF4およびCl2を用い、それぞれのガス流量比を30/30
(SCCM)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を
投入してプラズマを生成して約30秒程度のエッチングを行う。基板側(試料ステージ)
にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印
加する。CF4およびCl2を混合した第2のエッチング条件では、導電膜(A)TaN膜
および導電膜(B)W膜が同程度にエッチングされ、第1の形状の第1の導電膜217a
〜223aおよび第1の形状の第2の導電膜217b〜223bからなる第1の形状のゲ
ート電極および配線217〜223が形成される。
レジストからなるマスク110〜115を除去せずに第2のドーピング処理を行う。半
導体層102〜106に、n型を付与する不純物元素(以下、n型不純物元素という)を
添加する。ドーピング処理は、イオンドープ法、もしくはイオン注入法で行えばよい。n
型不純物元素としては、周期律表の第15族に属する元素、典型的にはリン(P)または
ヒ素(As)といった元素を用いる。この場合、第1の形状のゲート電極および容量配線
217〜221がマスクとなって自己整合的に第1の濃度の不純物領域224a〜224
eが形成される(図12(A))。
次に、レジストからなるマスク110〜115をそのままに第3のエッチング処理を行
う。エッチングガスにCF4、Cl2およびO2を用い、それぞれのガス流量比を20/2
0/20(SCCM)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56
MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料ステージ)に
は、20WのRF(13.56MHz)電力を投入して約80秒のエッチング処理を行う。
これにより第2の形状の第1の導電膜225a〜231aおよび第2の形状の第2の導電
膜225b〜231bからなる第2の形状のゲート電極および配線225〜231が形成
される。
次いで、レジストからなるマスク110〜115をそのままに、第2の形状の導電層お
よび容量配線225〜229をマスクとして用い、第2の形状の第1の導電膜(TaN膜
)の下部にもn型不純物元素が添加されるように第3のドーピング処理を行う。この処理
により、第1の濃度の不純物領域とチャネル形成領域との間にn型不純物元素濃度が1×
1018〜1×1019atoms/cm3の第2の濃度の不純物領域232a〜232eが形成され
る。また、第1の濃度の不純物領域224a〜224eのn型不純物元素濃度は1×10
20〜1×1021atoms/cm3となる(図12(B))。
次いで、レジストからなるマスク110〜115を除去し、後のnチャネル型TFTお
よび後の画素TFTを覆うレジストからなるマスク233、234を形成し、第4のドー
ピング処理を行う。第2の形状の導電層226、227、容量配線229をマスクにして
後の第1のpチャネル型TFTおよび後の第2のpチャネル型TFTの半導体層にp型不
純物元素を添加して、自己整合的に第4の濃度の不純物領域235a〜235cおよび第
5の濃度の不純物領域235d〜235fを形成する。本実施形態では、p型不純物領域
はジボラン(B26)を用いたイオンドープ法で形成する。第4の濃度の不純物領域(p
+)235a〜235cのp型不純物元素濃度は、2×1020〜2×1021 atoms/cm3
第5の濃度の不純物領域235d〜235fのp型不純物元素濃度は、2×1017〜2×
1019 atoms/cm3となる。なお、あらかじめpチャネル型TFTの半導体層には、n型不
純物元素が添加されているが、第4のドーピング処理の際に添加されるp型不純物元素の
濃度の方が高くなるようにドーピング処理することにより、後のpチャネル型TFTのソ
ース領域およびドレイン領域として機能するために何ら問題は生じない(図13(A))
次いで、レジストからなるマスク236、237で駆動回路のnチャネル型TFTおよ
び第1のpチャネル型TFTを覆い、第4のエッチング処理を行う。エッチングガスには
、Cl2を用い、ガスの流量は80(SCCM)とし、1.2Paの圧力でコイル型の電極に3
50WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒エッチング
を行う。基板側(試料ステージ)、には50WのRF(13.56MHz)電力を投入し、
実質的に負の自己バイアス電圧を印加する。こうして駆動回路の第2のpチャネル型TF
Tおよび画素部の画素TFTに第3の形状の導電層(第3の形状の第1の導電膜238a
〜239aおよび第3の形状の第2の導電膜238b〜239bからなる)238、23
9、容量配線240、配線241、242が形成される(図13(B))。なお、ここま
での処理により、ゲ−ト絶縁膜の第3の形状の導電層が形成されていない露出された領域
は、画素部が30nm程度、駆動回路が40nm程度の膜厚となる。
以上までの工程で、それぞれの半導体層に不純物領域が形成される。この後は、実施例
1で開示された無機層間絶縁膜を形成する工程以降にしたがってアクティブマトリクス基
板の作製を行えばよい。
本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって
、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示
しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路(論理回路といってもよい)を同一基板上に設けるこ
ともできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図14を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施
例1と同じ不純物元素を用いる。
まず、実施例1に示す作製工程にしたがい、第1のエッチング処理および第1のドーピ
ング処理を行って、図7(B)の状態まで形成する。次いで、第2のエッチング処理を行
う。エッチング用ガスにCF4、Cl2およびO2を用い、それぞれのガス流量比を20/
20/20(SCCM)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.5
6MHz)電力を投入してプラズマを生成して約60秒程度のエッチングを行う。基板側(
試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バ
イアスを印加する。第2のエッチング処理により、図14(A)に示すような第2の形状
の導電層301〜304および配線305〜307が形成される。
次いで、第2の形状の第2の導電膜をマスクとして自己整合的に、第2の形状の第1の
導電膜を介して半導体層にn型不純物元素を添加する。これによりチャネル形成領域と第
1の濃度の不純物領域308a〜308eとの間にn型不純物元素の濃度が1×1018
1×1019atoms/cm3の第2の濃度の不純物領域308f〜308jが形成される。この
とき、第1の濃度の不純物領域308a〜eのn型不純物元素の濃度は、1×1020〜1
×1021atoms/cm3となる。
次に、レジストからなるマスク110〜116を除去し、新たにnチャネル型TFTお
よび画素TFTを覆うレジストからなるマスク309、310を形成して第3のドーピン
グ処理を行う。この第3のドーピング処理により、第2の形状の導電層をマスクとして自
己整合的にpチャネル型TFTの半導体層にp型不純物元素が添加され、第4の濃度の不
純物領域311a〜311cおよび第5の濃度の不純物領域311d〜311fが形成さ
れる(図14(B))。
次いで、レジストからなるマスク309、310を除去し、新たにレジストからなるマ
スク312、313を形成して、nチャネル型TFTおよび第2のpチャネル型TFTを
覆う。エッチング用ガスとして、Cl2を用い、ガスの流量を80(SCCM)とし、1.2P
aの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入して、プラズマ
を生成して約40秒のエッチングを行う。基板側(試料ステージ)には10WのRF(1
3.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして、第
1のpチャネル型TFTおよび画素TFTにおいて第3の形状の導電層(第3の形状の第
1の導電膜314a〜315aおよび第3の形状の第2の導電膜314b〜315bから
なる)314、315および配線316〜318が形成される(図14(C))。
第3のエッチング処理により、第1のpチャネル型TFTおよび画素TFTの半導体層
にオフセット領域311g、311hが形成される。なお、本明細書において、オフセッ
ト領域とは、チャネル形成領域と同一組成の半導体層(含まれる不純物元素がチャネル形
成領域と同一であるという意味)で、ゲート電極と重ならない領域を指す。このオフセッ
ト領域311g、311hは単なる抵抗として機能し、オフ電流値を低減する上で非常に
効果がある。
この後は、実施例1で開示された無機層間絶縁膜を形成する工程以降にしたがってアク
ティブマトリクス基板の作製を行えばよい。
本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって
、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示
しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路(論理回路といってもよい)を同一基板上に設けるこ
ともできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図15を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
まず、実施例1に示す作製工程にしたがって、第1のエッチング処理および第1のドー
ピング処理を行って、図7(B)の状態まで形成する。次いで、第2のエッチング処理を
行う。第2のエッチング処理は、エッチング用ガスにCF4、Cl2およびO2を用いてそ
れぞれのガス流量比は20/20/20(SCCM)とし、1.0Paの圧力でコイル型の電極
に500WのRF(13.56MHz)電力を投入してプラズマを生成して約80秒のエッ
チングを行う。基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入
し、実質的に負の自己バイアスを印加する。こうして第2の形状の導電層および配線が形
成される。
次いで、nチャネル型TFTおよび画素TFTをレジストからなるマスク401、40
2で覆って第2のドーピング処理を行う。この第2のドーピング処理により、p型不純物
元素がpチャネル型TFTの半導体層に添加される。第2の形状の第2の導電膜をマスク
として自己整合的に、第2の形状の第1の導電膜を介してp型不純物元素を添加し、第4
の濃度の不純物領域403a〜cおよび第5の濃度の不純物領域403d〜fが形成され
る(図15(A))。
次いで、レジストからなるマスク404、405でnチャネル型TFTおよび第2のp
チャネル型TFTを覆って、第3のエッチング処理を行う。エッチング用ガスにCl2
用い、ガスの流量を80(SCCM)とし、1.2Paの圧力でコイル型の電極に500WのR
F(13.56MHz)電力を投入してプラズマを生成して約40秒エッチング処理を行っ
た。基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入し、実質的
に負の自己バイアスを印加する。こうして第3の形状の導電層406、407および配線
408〜410が形成される(図15(B))。
続いて、レジストからなるマスク404、405を除去し、第3のドーピング処理を行
う。第3のドーピング処理では、n型不純物元素を添加する。なお、pチャネル型TFT
の半導体層にはp型不純物元素が、n型不純物元素の濃度より高い濃度で添加されている
ため、pチャネル型TFTのソース領域およびドレイン領域として機能するのになんら問
題は生じない(図15(C))。
ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
本実施例は、実施例1で開示した作製工程にしたがってTFTを作製することによって
、容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示
しているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、
D/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロ
プロセッサ回路などの信号処理回路(論理回路といってもよい)を同一基板上に設けるこ
ともできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図16を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
まず、実施例1に示す作製工程にしたがって、第2のエッチング処理および第2のドー
ピング処理を行って、図7(C)の状態まで形成する。
次いで、レジストからなるマスク501を形成し、nチャネル型TFTを覆い、第3の
エッチング処理を行う。第3のエッチング処理は、エッチング用ガスとしてCl2を用い
、ガスの流量は80(SCCM)とし、1.2Paの圧力でコイル型の電極に350WのRF(
13.56MHz)電力を投入してプラズマを生成して約40秒のエッチングを行う。基板
側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、実質的に負の自
己バイアス電圧を印加する。こうして第3の形状の導電層および配線502〜507が形
成される(図16(B))。
レジストからなるマスクを除去した後、ゲート絶縁膜のエッチングを行う。エッチング
用ガスCHF3を用い、ガスの流量を35(SCCM)とし800WのRF(13.56MHz)
電力を投入してプラズマを生成してエッチングを行う。ここでは、nチャネル型TFTは
第2の形状のゲート電極、その他は第3の形状の導電層および容量配線がマスクとなって
おり、TFT毎にゲート絶縁膜は切断されゲート絶縁膜508〜514が形成される(図
16(C))。
次いで、新たにレジストからなるマスク515、516を形成して第3のドーピング処
理を行う。第3のドーピング処理により、pチャネル型TFTの半導体層にp型不純物元
素を添加して、第3の形状のゲート電極および容量配線をマスクとして、自己整合的に第
4の濃度の不純物領域517a〜517cおよび第5の濃度の不純物領域517d〜51
7fが形成される(図17)。
ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。 本実施例は、実施例1
で開示した作製工程にしたがってTFTを作製することによって、容易に実現することが
できる。また、本実施例では画素TFTと制御回路の構成のみ示しているが、実施例1の
作製工程にしたがえば、その他にも信号分割回路、分周波回路、D/Aコンバータ回路、
オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプロセッサ回路などの信
号処理回路(論理回路といってもよい)を同一基板上に設けることもできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図18を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
まず、実施例1で示す作製工程にしたがって、第2のエッチング処理および第2のドー
ピング処理を行って、図7(C)の第2の形状の導電層および配線が形成される工程まで
行う。
次いで、レジストからなるマスク601でnチャネル型TFTを覆い、第3のエッチン
グ処理を行う。エッチング用ガスとしてCl2を用い、ガスの流量は80(SCCM)とし、
1.2Paの圧力でコイル型の電極に350WのRF(13.56MHz)電力を投入してプ
ラズマを生成して約40秒のエッチングを行う。基板側(試料ステージ)には50WのR
F(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。こうし
て第3の形状の導電層および配線602〜607が形成される(図18(B))。
次いで、レジストからなるマスク601を除去し、新たにレジストからなるマスク60
8、609を形成してnチャネル型TFTおよび画素TFTを覆い、第3のドーピング処
理を行う。p型不純物元素を添加し、第4の濃度のp型不純物領域610a〜610c、
第5の濃度の不純物領域610d〜610fを形成する(図18(C))。
ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
本実施例は、実施例1で開示した作製工程に従って、TFTを作製することによって、
容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示し
ているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D
/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプ
ロセッサ回路などの信号処理回路(論理回路といってもよい)を同一基板上に設けること
もできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図19を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
まず、実施例1に示す作製工程にしたがって、第1のエッチング処理および第1のドー
ピング処理を行って、図7(B)の状態まで形成する。次いで、第2のエッチング処理を
行う。第2のエッチング処理は、第1のエッチング条件として、エッチング用ガスにCF
4、Cl2を用い、それぞれのガスの流量比を30/30(SCCM)とし、1.0Paの圧力で
コイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して
約30秒のエッチングを行う。基板側(試料ステージ)には20WのRF(13.56MH
z)電力を投入し、実質的に負の自己バイアスを印加する(図19(B))。続いて、第
2のエッチング条件としてエッチング用ガスにCF4、Cl2およびO2を用い、それぞれ
のガスの流量比を20/20/20(SCCM)とし、1.0Paの圧力でコイル型の電極に5
00WのRF(13.56MHz)電力を投入してプラズマを生成して約60秒のエッチン
グを行う。基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入し、
実質的に負の自己バイアスを印加する。こうして第2の形状の導電層および配線701〜
707が形成される(図19(C))。
次いで、第2のドーピング処理を行う。n型不純物元素を添加して、第2の形状のゲー
ト電極および容量配線をマスクとして用い、n型不純物元素濃度が1×1018〜1×10
19atoms/cm3の第2の濃度の不純物領域708a〜708eを自己整合的に形成する。ま
た、このとき、第1の濃度の不純物領域のn型不純物元素濃度は1×1020〜1×1021
atoms/cm3となる(図20(A))。
本実施例では、第2のエッチング処理で、2段階に導電膜をエッチングしており、第1
の導電膜が第1の条件のエッチング処理において後退するため、ゲート電極がゲート絶縁
膜を介して第2の濃度の不純物領域と重なるLov領域および第2の濃度の不純物領域と重
ならないLoff領域719が形成されている。
次いで、レジストからなるマスク709を形成し、nチャネル型TFTを覆い、第3の
エッチング処理を行う。第3のエッチング処理は、エッチング用ガスとしてCl2を用い
、ガスの流量は80(SCCM)とし、1.2Paの圧力でコイル型の電極に350WのRF(
13.56MHz)電力を投入してプラズマを生成して約40秒のエッチングを行う。基板
側(試料ステージ)には50WのRF(13.56MHz)電力を投入し、実質的に負の自
己バイアス電圧を印加する。こうして第3の形状の導電層および配線710〜715が形
成される(図20(B))。
次いで、新たにレジストからなるマスク716、717を形成してnチャネル型TFT
および画素TFTを覆い、第3のドーピング処理を行う。第3のドーピング処理により、
pチャネル型TFTの半導体層にp型不純物元素を添加して、第3の形状の導電層および
容量配線をマスクとして、自己整合的に第4の濃度の不純物領域718a〜718cおよ
び第5の濃度の不純物領域718d〜718fが形成される(図20(C))。
ここまでの工程が終了したら、実施例1で開示する無機層間絶縁膜を形成する工程以降
にしたがってアクティブマトリクス基板の作製を行えばよい。
本実施例は、実施例1で開示する作製工程に従って、TFTを作製することによって、
容易に実現することができる。また、本実施例では画素TFTと制御回路の構成のみ示し
ているが、実施例1の作製工程にしたがえば、その他にも信号分割回路、分周波回路、D
/Aコンバータ回路、オペアンプ回路、γ補正回路、さらには、メモリ回路やマイクロプ
ロセッサ回路などの信号処理回路(論理回路といってもよい)を同一基板上に設けること
もできる。
本実施例では、実施例1とは異なる工程順序でTFTを作製する場合について図21を
用いて説明する。なお、実施例1とは途中の工程が異なるだけでその他は同様であるので
、同じ工程については同一の符号を用いることとする。
まず、実施例1に示す作製工程にしたがって、第2のエッチング処理および第2のドー
ピング処理を行って、図7(C)の第2の形状の導電層および配線が形成された状態にす
る。
次いで、レジストからなるマスク801、802を形成し、後のnチャネル型TFTお
よび後の第2のpチャネル型TFTを覆い、第3のエッチング処理を行う。第3のエッチ
ング処理は、エッチング用ガスとしてCl2を用い、ガスの流量は80(SCCM)とし、1
.2Paの圧力でコイル型の電極に350WのRF(13.56MHz)電力を投入してプラ
ズマを生成して約40秒のエッチングを行う。基板側(試料ステージ)には50WのRF
(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして
第3の形状の導電層および配線803〜807が形成される(図21(B))。
レジストからなるマスク801、802を除去したら、新たにレジストからなるマスク
808、809を形成してnチャネル型TFTおよび画素TFTを覆い、第3のドーピン
グ処理を行う。第3のドーピング処理により、pチャネル型TFTの半導体層にp型不純
物元素を添加して、第3の形状の導電層および容量配線をマスクとして、自己整合的に第
4の濃度の不純物領域810a〜cおよび第5の濃度の不純物領域810d〜fが形成さ
れる(図21(C))。
ここまでの工程が終了したら、実施例1で開示された無機層間絶縁膜を形成する工程以
降にしたがってアクティブマトリクス基板の作製を行えばよい。
本実施形態では、本明細書において開示した作製方法にしたがって作製されたTFTの
特性を測定した結果を示す。
まず、実施例5に記載された作製方法にしたがって作製された画素TFT(nチャネル
型TFT)のドレイン電流(Id)とゲート電圧(Vg)との関係を示すグラフ(以下、I
d−Vg曲線という)を図40に示す。測定は、ソース電圧(Vs)は0V、ドレイン電圧
(Vd)は、1Vまたは14Vとした。実測値は、チャネル長(L)が6μm、チャネル
幅(W)が4μmである。
Vd=14V時のオフ電流(Ioff)は、0.5pAであった。
次に、実施例8で示した作製方法により得られた画素TFTおよび駆動回路の第1のp
チャネル型TFTのId−Vg曲線を図41に示す。
測定は、ソース電圧(Vs)は0V、ドレイン電圧(Vd)は、1Vまたは14Vとした
。実測値は、画素TFTはチャネル長(L)が6μm、チャネル幅(W)が4μm、第1
のpチャネル型TFTはチャネル長(L)が7μm、チャネル幅(W)が8μmである。
画素TFTは、Vd=14V時のオフ電流(Ioff)は0.3pAで、第1のpチャネル型
TFTは、2pAであった。オフセット領域がないpチャネル型TFTと比較すると、Vg
が高い時のIoffの跳ね上がりが抑えられていた。
なお、その他の実施形態にしたがって作製されたnチャネル型TFTについて、Ioff
=10〜30(pA)、電界効果移動度130〜180(cm2/Vs)、S値0.19〜0.2
6(V/dec)、pチャネル型TFTについて、Ioff=2〜10(pA)、電界効果移動度
70〜110(cm2/Vs)、S値0.19〜0.25(V/dec)、画素TFTについて、I
off=2〜10(pA)、電界効果移動度70〜150(cm2/Vs)、S値0.16〜0.2
4(V/dec)という良好な特性が得られた。
次に、信頼性に関する測定を行った結果を示す。
信頼性の評価は、10年保証電圧を調べることで評価している。なお、10年保証電圧
とは、TFTの移動度の最大値(μFE(max))が10%変動するまでの時間を寿命とした
とき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的な関係より、
寿命が10年であるストレス電圧を推定して求めている。実施形態1の作製方法にしたが
って作製されたTFT(駆動回路)に関して測定を行ったところ、図42で示すように、
10年保証電圧は20V以上と非常に高い信頼性を示した。
次に、オンストレスによる1000時間寿命温度を調べるため、Vg=+20V(pチ
ャネル型TFTは逆の符号)、Vd=0Vにおいて、TFT特性(Shift_1)が0.1V
変動するまでの時間を1000/T(T:絶対温度(K))に対してプロットし、100
0時間で0.1V変動する温度(寿命温度)の推定を行った。図43で示すように、nチ
ャネル型TFTおよびpチャネル型TFTともに1000時間での寿命温度は80℃以上
が得られた。
次いで、オフストレスによる1000時間寿命温度を調べるため、Vg=0V、Vd=+
20V(pチャネル型TFTは逆の符号)において、TFT特性(Shift_1)が0.1V
変動するまでの時間を1000/T(T:絶対温度(K))に対してプロットし、100
0時間で0.1V変動する温度(寿命温度)の推定を行った。図44で示すように、nチ
ャネル型TFTおよびpチャネル型TFTともに1000時間での寿命温度は80℃以上
が得られた。
次いで、トランジェントストレスによるnチャネル型TFTの特性変動およびpチャネ
ル型TFTの特性変動を調べるため、Vd=+20V(pチャネル型TFTは逆の符号)
、Vg=2〜6V(pチャネル型TFTは逆の符号)において、20時間(室温)後のオ
ン特性変動を見ている。(ここで、トランジェントストレスとは、ドレイン電圧をある値
に設定し、ゲート電圧をある値にし、ストレスをかけたときのこのストレスのことを指し
ている。)
図45(A)、(B)より、20時間後の電界効果移動度最大値の変動は、nチャネル
型TFTおよびpチャネル型TFTともに10%以下に抑えられていることが確認された
これらの結果により、本発明で開示した作製方法によれば、作製工程を増やさずに、信
頼性が高く、求められる性能が得られるTFTを工程数を増やさずに作りわけることがで
きることがわかった。
本実施例では、実施例1、5〜11に示す工程のいずれかにしたがって作製されたアク
ティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図2
2を用いて説明する。
まず、実施例1〜8のいずれかの工程を用いて、図9(C)に示すようなアクティブマ
トリクス基板を得た後、アクティブマトリクス基板上に配向膜1181を形成し、ラビン
グ処理を行う。なお、本実施例では、配向膜1181を形成する前に、アクリル樹脂膜等
の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ
1180を所望の位置に形成した。また、柱状のスペーサにかえて、球状のスペーサを基
板全面に散布してもよい。
次いで、対向基板1182を用意する。対向基板1182上に着色層1183および1
184、平坦化膜1185を形成する。赤色の着色層1183および青色の着色層118
4を一部重ねて第2遮光部を形成する。なお、図22では図示しないが、赤色の着色層お
よび緑色の着色層を一部重ねて、第1遮光部を形成する。
次いで、対向電極1186を画素部に形成し、対向基板1182の全面に配向膜118
7を形成し、ラビング処理を施した。
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシー
ル材で貼り合わせる。シール材には、フィラーが混入されていて、このフィラーと柱状ス
ペーサによって均一な間隔を保って2枚の基板が貼り合わされる。その後、両基板の間に
液晶材料1188を注入し、封止剤(図示せず)によって完全に封止する。液晶材料11
88には公知の液晶材料を用いればよく、このようにして図22に示すアクティブマトリ
クス型液晶表示装置が完成する。
本実施例で開示するように着色層を設けることにより、ブラックマスクを形成すること
なく、各画素間の隙間を第1遮光部もしくは第2遮光部で遮光することによって工程数の
低減を可能とした。
本発明を用いて作製された半導体装置におけるブロック図を図23に示す。本実施例は
、ソース側駆動回路90、画素部91およびゲート側駆動回路92を有している半導体装
置について示している。なお、本明細書中において、駆動回路とはソース側駆動回路およ
びゲート側駆動回路を含めた総称を指している。
ソース側駆動回路90は、シフトレジスタ90a、バッファ90b、サンプリング回路
(トランスファゲート)90cを設けている。また、ゲート側駆動回路92は、シフトレ
ジスタ92a、レベルシフタ92b、バッファ92cを設けている。また、必要であれば
サンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
また、本実施例において、画素部91は複数の画素からなり、その複数の画素各々がT
FT素子を含んでいる。
なお、図示していないが、画素部91を挟んでゲート側駆動回路92の反対側にさらに
ゲート側駆動回路を設けても良い。
また、デジタル駆動させる場合は、図24に示すように、サンプリング回路の代わりに
ラッチ(A)93b、ラッチ(B)93cを設ければよい。ソース側駆動回路93は、シ
フトレジスタ93a、ラッチ(A)93b、ラッチ(B)93c、D/Aコンバータ93
d、バッファ93eを設けている。また、ゲート側駆動回路95は、シフトレジスタ95
a、レベルシフタ95b、バッファ95cを設けている。また、必要であればラッチ(B
)93cとD/Aコンバータ93dとの間にレベルシフタ回路を設けてもよい。94は画
素部である。
なお、上記構成は、実施例1〜8に示した製造工程を用いることで実現することができ
る。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に
従えば、メモリやマイクロプロセッサをも形成しうる。
本実施例ではTFTの活性層となる半導体膜を形成する工程について図25を用いて説
明する。なお、本実施例の結晶化手段は特開平7−130652号公報の実施形態1に記
載された技術である。
まず、基板(本実施例ではガラス基板)1401上に200nm厚の窒化酸化シリコン
膜でなる下地絶縁膜1402と200nm厚の非晶質半導体膜(本実施例では非晶質シリ
コン膜)1403を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。
次に、重量換算で10ppmの触媒元素(本実施例ではニッケル)を含む水溶液(酢酸
ニッケル水溶液)をスピンコート法で塗布して、触媒元素含有層1404を非晶質半導体
膜1403の全面に形成する。ここで使用可能な触媒元素は、ニッケル(Ni)以外にも
、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白
金(Pt)、銅(Cu)、金(Au)、といった元素がある(図25(A))。
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜(本実施例の場合はニッケル膜)を非晶質半導体
膜上に形成する手段をとっても良い。
次に、結晶化の工程に先立って400〜500℃で1時間程度の加熱処理工程を行い、
水素を膜中から脱離させた後、500〜650℃(好ましくは550〜570℃)で4〜
12時間(好ましくは4〜6時間)の加熱処理を行う。本実施形態では、550℃で4時
間の加熱処理を行い、結晶質半導体膜(本実施例では結晶質シリコン膜)1405を形成
する (図25(B)) 。
なお、ここでレーザ光照射工程を行って、結晶質半導体膜1405の結晶性を改善して
も良い。
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。まず、結晶質半導体膜1405の表面にマスク絶縁膜1406を150nmの
厚さに形成し、パターニングにより開口部1407を形成する。そして、露出した結晶質
半導体膜に対して15族に属する元素(本実施形態ではリン)を添加する工程を行う。こ
の工程により1×1019〜1×10 20atoms/cm 3の濃度でリンを含むゲッタリング領域
1408が形成される(図25(C))。
次に、窒素雰囲気中で450〜650℃(好ましくは500〜550℃)、4〜24時
間(好ましくは6〜12時間)の加熱処理工程を行う。この加熱処理工程により結晶質半
導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリン
グ領域1408に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、
結晶質半導体膜1409に含まれるニッケル濃度は、1×1017atoms/cm3以下、好まし
くは1×1016atoms/cm3にまで低減する。
以上のようにして形成された結晶質半導体膜1409は、結晶化を助長する触媒元素を
用いることにより、非常に結晶性のよい半導体膜が形成されている。また、結晶化のあと
に触媒元素をゲッタリング作用により除去しており、結晶質半導体膜1409中(ゲッタ
リング領域以外)に残存する触媒元素濃度は1×1017atoms/cm3以下、好ましくは1×
1016atoms/cm3になっている。
なお、実施例1で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添
加された不純物元素を活性化する工程において、n型不純物元素としてソース領域または
ドレイン領域に添加されたリン(P)を用いて触媒元素をゲッタリングすることもできる
本実施例の構成は、実施形態1、実施例1〜8に示したいずれの構成とも自由に組み合
わせることが可能である。
本実施例ではTFTの活性層となる半導体膜を形成する工程について図26を用いて説
明する。具体的には特開平10−247735号公報(USP6165824)に記載さ
れた技術を用いる。
まず、基板(本実施例ではガラス基板)1501上に200nm厚の窒化酸化シリコン
膜でなる下地絶縁膜1502と200nm厚の非晶質半導体膜(本実施例では非晶質シリ
コン膜)1503を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しない
で連続的に形成しても構わない。
次に、酸化シリコン膜でなるマスク絶縁膜1504を200nmの厚さに形成し、開口
部1505を形成する。
次に、重量換算で100ppmの触媒元素(本実施形態ではニッケル)を含む水溶液(
酢酸ニッケル水溶液)をスピンコート法で塗布して、触媒元素含有層1506を形成する
。この時、触媒元素含有層1506は、開口部1505が形成された領域において、選択
的に非晶質半導体膜1503に接触する。ここで使用可能な触媒元素は、ニッケル(Ni
)以外にも、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(
Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素がある(図26(A))
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜(本実施例の場合はニッケル膜)を非晶質半導体
膜上に形成する手段をとっても良い。
次に、結晶化の工程に先立って400〜500℃で1時間程度の加熱処理工程を行い、
水素を膜中から脱離させた後、500〜650℃(好ましくは550〜600℃)で6〜
16時間(好ましくは8〜14時間)の加熱処理を行う。本実施例では、570℃で14
時間の加熱処理を行う。その結果、開口部1505を起点として概略基板と平行な方向(
矢印で示した方向)に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜(
本実施例では結晶質シリコン膜)1507が形成される(図26(B))。
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク絶縁膜1504をそのままマスクとして
15族に属する元素(本実施例ではリン)を添加する工程を行い、開口部1505で露出
した結晶質半導体膜に1×1019〜1×1020atoms/cm3の濃度でリンを含むゲッタリン
グ領域1508を形成する(図26(C))。
次に、窒素雰囲気中で450〜650℃(好ましくは500〜550℃)、4〜24時
間(好ましくは6〜12時間)の加熱処理工程を行う。この加熱処理工程により結晶質半
導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリン
グ領域1508に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、
結晶質半導体膜1509に含まれるニッケル濃度は、1×1017atoms/cm3以下、好まし
くは1×1016atoms/cm3にまで低減することができる(図26(D))。
以上のようにして形成された結晶質半導体膜1509は、結晶化を助長する触媒元素(
ここではニッケル)を選択的に添加して結晶化することによって、非常に結晶性の良い結
晶質半導体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を
持って並んだ結晶構造を有している。
なお、実施例1で示す作製工程において無機層間絶縁膜を形成してから、半導体膜に添
加された不純物元素を活性化する工程において、n型不純物元素としてソース領域または
ドレイン領域に添加されたリン(P)を用いて触媒元素をゲッタリングすることもできる
本実施例の構成は、実施形態1、実施例1〜8に示したいずれの構成とも自由に組み合
わせることが可能である。
同一基板上に画素部と画素部の周辺に駆動回路のTFTが設けられ、TFTの作製工程
と同一の工程で画素部に凹凸領域を形成し、該凹凸領域の影響により凹凸形状の画素電極
を有する半導体装置の作製方法について説明する。
本実施例では、コーニング社#7059ガラスや#1737ガラスなどに代表されるバ
リウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板2
100を用いる。なお、基板2100としては石英基板、シリコン基板、金属基板、ステ
ンレス基板の表面に絶縁膜を形成したもの、または本実施例の処理温度に耐えうる耐熱性
を有したプラスチック基板を用いてもよい。
ついで、基板2100表面に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜からなる下地絶縁膜2101を形成する。下地絶縁膜2101の1層目と
して本実施例では、SiH4、NH3、およびN2Oを反応ガスとして、プラズマCVD法
にて酸化窒化シリコン膜(組成比:Si=32%、O=27%、N=24%、H=17%
)2101aを10〜200nm(好ましくは50〜100nm)形成する。さらにその
上に、2層目の下地絶縁膜としてSiH4およびN2Oを反応ガスとして、プラズマCVD
法にて酸化窒化シリコン膜(組成比:Si=32%、O=59%、N=7%、H=2%)
2101bを10〜200nm(好ましくは100〜150nm)の厚さに積層形成する
次いで、下地絶縁膜上に非晶質半導体膜を公知の手段(スパッタ法、LPCVD法また
はプラズマCVD法など)により形成する。その後、公知の結晶化処理(レーザー結晶化
、熱結晶化法、またはNi等の触媒元素を用いた熱結晶化法等)を行って得られた結晶質
半導体膜を所望の形状にパターニングして島状の半導体層2102〜2105および画素
部における凸部を形成する島状の半導体層2301(図3(A)参照)を形成する。なお
、本実施例では、以下の工程において、凸部は画素TFTを作製する工程にしたがって形
成していく。
結晶質半導体膜の材料に限定はないが、シリコンまたはシリコンゲルマニウム(Six
Ge1-x;0<x<1、代表的には、x=0.001〜0.05)合金などで形成するのが
好ましい。
本実施例では、プラズマCVD法を用い、55nmの非晶質シリコン膜を成膜した後、
シリコン膜にレーザー照射を行い、結晶性シリコン膜を形成する。レーザー処理による結
晶化処理を行う場合は、結晶化の工程に先立ち、400〜500℃で1時間程度の熱処理
を行い、半導体膜の含有水素量を5atom%以下にしてから結晶化させることが望ましい。
また、結晶化の方法として、Niを含む溶液を非晶質シリコン膜上に塗布し、熱結晶化
処理(550℃、4時間)を行い、さらに結晶化を改善するためのレーザーアニール処理
を行って結晶質シリコン膜を形成する方法を採用してもよい。なお、この時使用するレー
ザーとしては、パルス発信型または連続発光型のKrFエキシマレーザー、XeClエキ
シマレーザー、YAGレーザーまたはYVO4レーザーを用いることができる。これらの
レーザーを用いる場合には、レーザー発信器から放出されたレーザー光を光学系で線状に
集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択す
ればよい。
触媒元素を添加して加熱し結晶化を行う以外にも、触媒元素を添加せずに加熱して結晶
化を行ってもよい。また、加熱をRTA(Rapid Thermal Anneal)法で行ってもよい(結
晶化の温度は、500〜700℃程度になる)。RTA法による結晶化の後、レーザーア
ニール処理を行えば、さらに半導体膜の結晶性を高めることができる。
半導体層にTFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン:
本実施例ではボロン)のドーピングを行ってもよい。
次いで、半導体層2102〜2105および凸部を形成する島状の半導体層2301を
覆うゲート絶縁膜2106を形成する。ゲート絶縁膜2106はプラズマCVD法または
スパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜(組成比:
Si=32%、O=59%、N=7%、H=2%)で形成した。無論、ゲート絶縁膜は酸
化窒化シリコン膜に限定されるものではなく、他のシリコンを含む単層または積層構造と
して用いてもよい。
また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl O
rthosilicate)とO2とを混合して、反応圧力40Pa、基板温度300〜400℃とし
て高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放電させて形成するこ
とができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱
アニールによりゲート絶縁膜として良好な特性が得られる。
次いで、ゲート絶縁膜2106上に膜厚20〜100nmの第1の導電膜2107と膜
厚100〜400nmの第2の導電膜2108とを成膜する。本実施例では、膜厚30n
mのTaN膜2107と膜厚370nmのW膜2108を成膜した。TaN膜は、Taの
ターゲットを用い、窒素を含む雰囲気下でスパッタ法で成膜した。W膜は、Wのターゲッ
トを用いてスパッタ法で成膜した。その他、6フッ化タングステン(WF6)を用いる熱
CVD法で成膜してもよい。
いずれにしても、ゲート電極として使用するために低抵抗化である必要があり、W膜の
抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗
率化を測ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化してしまう。そこで、本実施例では、高純度のW(純度99.9999%)
のターゲットを用いたスパッタ法によって、また成膜中に気相からの不純物の混入がない
ように十分配慮してW膜を成膜していることにより、抵抗率9〜20μΩcmを実現するこ
とができた。
なお、本実施例では第1の導電膜:TaN膜2107、第2の導電膜:W膜2108と
しているが、特に限定されることはなく、いずれもTa、W、Ti、Mo、Al、Cuか
ら選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すれ
ばよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導
体膜を用いてもよい。また、第1の導電膜2107をTa膜、第2の導電膜2108をW
膜とする組み合わせ、第1の導電膜2107をTaN膜、第2の導電膜2108をAl膜
とする組み合わせ、または第1の導電膜2107をTaN膜、第2の導電膜2108をC
u膜とする組み合わせなど様々な導電膜による組み合わせを考えることができる(図27
(A))。
次に、フォトリソグラフィー法を用いてレジストからなるマスク2109〜2113お
よび凸部を形成するためのマスク2302を形成し、電極および容量配線を形成するため
の第1のエッチング処理を行う。本実施例では、ICP(Inductively Coupled Plasma:
誘導結合型プラズマ)エッチング法を用い、エッチングガスにCF4、Cl2およびO2
用い、それぞれのガス流量比が25/25/10(SCCM)となるようにし、1Paの圧力
でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成し
エッチングを行った。基板側(試料ステージ)にも150WのRF(13.56MHz)電
力を投入し、実質的に負の自己バイアス電圧を印加する。
この後、レジストからなるマスク2109〜2113を除去せずに第2のエッチング条
件にかえ、エッチング用ガスにCF4およびCl2を用い、それぞれのガス流量比を30/
30(SCCM)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)
電力を投入してプラズマを生成して約30秒程度のエッチングを行う。基板側(試料ステ
ージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電
圧を印加する。CF4およびCl2を混合した本エッチング条件では、W膜およびTaN膜
とも同程度にエッチングされる。ここまでで、第1の形状の導電層2114〜2118、
また凸部を形成する導電膜2303が形成される。
次いで、レジストからなるマスク2109〜2113をそのまま除去せずに第1のドー
ピング処理を行う。第1のドーピング処理では、第1の形状の導電層をマスクとして用い
て自己整合的に、半導体層にn型を付与する不純物元素(以下、n型不純物元素という)
をイオンドープ法もしくはイオン注入法により、半導体層に添加する。なお、n型不純物
元素として15族に属する元素、典型的にはリン(P)またはヒ素(As)を用いる。不
純物領域には、1×1020〜1×1021atoms/cm3の濃度範囲で第1の濃度の不純物領域
2120が形成される(図3(B)、図27(B))。
次に、レジストからなるマスク2109〜2113をそのまま除去せずに第2のエッチ
ング処理を行う。エッチング用ガスにCF4、Cl2およびO2を用い、それぞれのガス流
量比を20/20/20(SCCM)とし、1Paの圧力でコイル型の電極に500WのRF
(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料
ステージ)には20WのRF(13.56MHz)電力を投入し、第1のエッチング処理に
比べ低い自己バイアス電圧を印加する。この第2のエッチング条件によりW膜がエッチン
グされる。こうして第2の形状の導電層2121〜2125、凸部を形成する導電膜23
04が形成される(図3(C))。
次いで、第2のドーピング処理を行う。第1のドーピング処理によって形成された第2
の形状の第1の導電膜をマスクとしてn型不純物領域より内側(チャネル形成領域側)に
、不純物濃度が1×1018〜1×1019atoms/cm3の濃度範囲の第2の濃度の不純物領域
2126b〜2129bを形成する。
次に、レジストからなるマスク2109〜2113を除去した後、新たにレジストから
なるマスク2130を形成し、第3のエッチング処理を行う。エッチング用ガスとしてC
2を用い、それぞれのガス流量比を80(SCCM)とし、1.2Paの圧力でコイル型の
電極に350WのRF(13.56MHz)電力を投入してプラズマを生成して約40秒の
エッチングを行う。基板側(試料ステージ)には50WのRF(13.56MHz)電力を
投入し、実質的に負の自己バイアスを印加する。こうして、後の駆動回路のpチャネル型
TFTおよび後の画素TFTの第2の形状のゲート電極をエッチングして、後の第3の形
状のpチャネル型TFTおよび後の画素TFTのゲート電極2131、2132、凸部を
形成する導電膜2305が形成される(図4(B)、図28(B))。なお、本明細書に
おいて、後の画素TFTとは、作製工程途中にある画素TFTのことを指す。いずれのT
FTにおいても適応する。
新たにレジストからなるマスク2133を形成し、後の画素TFTおよび凹凸領域を覆
う。後の駆動回路のnチャネル型TFTは、マスク2130で覆われている。そして、p
チャネル型TFTおよび保持容量の半導体層にp型を付与する不純物(以下、p型不純物
元素という)を添加する第3のドーピング処理を行う。本実施例では、第3の形状の導電
層をマスクにして自己整合的にp型不純物元素を添加し、第4の濃度の不純物領域を形成
する。本実施例では、ジボラン(B26)を用いたイオンドープ法で第4の濃度の不純物
領域2134〜2137を形成した。
第4の濃度の不純物領域にはそれぞれ異なる濃度でn型不純物元素(本実施例ではリン
(P))が添加されているが、そのいずれの領域にもp型不純物元素の濃度の方がn型不
純物元素の濃度より高くなるようにドーピング処理の際に不純物が添加されるため、pチ
ャネル型TFTのソース領域およびドレイン領域として機能するためになんら問題は生じ
ない。
以上までの工程で、それぞれの半導体層にそれぞれの導電型を付与するための不純物元
素が添加された。また、すべての不純物領域がゲート電極をマスクにして自己整合的に形
成された。
なお、画素部に設けられた複数の凸部は、画素TFTを形成する工程と同じ工程で形成
すればよい。
次いで、レジストからなるマスク2130、2133、2134を除去し、全面を覆う
第1層間絶縁膜2138を形成する。画素部に形成された凹凸領域1207の影響をうけ
た絶縁膜にするため、第1の層間絶縁膜2138は、シリコンを含む絶縁膜でプラズマC
VD法またはスパッタ法を用いて厚さ200〜400nmで形成すればよい。なお、本実
施例ではプラズマCVD法により膜厚400nmの酸化窒化シリコン膜を形成した。絶縁
膜の材料は、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜
を単層または積層で用いてもよい。
次いで、それぞれの半導体層に添加された不純物元素を活性化処理するための熱処理工
程を行う。この活性化のための熱処理工程は、炉を用いる熱処理(ファーネスアニール法
)で行う。熱処理の条件は、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲
気中で300〜500℃、代表的には400〜450℃で行えばよく、本実施例では45
0℃、4時間の熱処理で活性化を行った。なお、ファーネスアニール法の他に、レーザー
アニール法、RTA法または熱アニール法を適応することもできる。
なお、結晶化の際に触媒元素を使用した場合には、触媒として使用したNiのチャネル
形成領域における濃度を低減させる必要があるので、活性化のための熱処理と同時に高濃
度のリン(P)を含むn型不純物領域にゲッタリングさせる。この時の熱処理温度は、3
00〜700℃、代表的には500〜550℃で行えばよい。主にチャネル形成領域とな
る半導体層中のニッケル濃度を低減することができる。このようにして作製したチャネル
形成領域を有するTFTはオフ電流値が下がり、結晶性がよいことから高い電界効果移動
度が得られ良好な特性を達成することができる。
本実施例では、第1層間絶縁膜2138を形成した後に活性化のための熱処理を行った
が、熱処理を行ってから第1層間絶縁膜2138を形成してもよいが、導電膜に用いられ
ている材料が熱に弱い場合には、本実施例のように導電膜を保護するための層間絶縁膜を
形成した後に熱処理工程を行うのが好ましい。
さらに、3〜100%の水素を含む雰囲気中で300〜550℃で1〜12時間の熱処
理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約3%含む窒素雰囲
気中で410℃、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化(プラズマにより励起された水素を用いる)を行ってもよい。
また、活性化処理をレーザーアニール法で行う場合には、上記水素化を行った後、エキ
シマレーザー、YAGレーザ−等のレーザーを照射することが望ましい。
第1層間絶縁膜2138を50〜100nmの厚さで酸化窒化シリコン膜を成膜して、
半導体膜に添加された不純物元素の活性化処理として300〜700℃(代表的には55
0℃)で、4時間程度の熱処理を行った後、100〜300nmの厚さで窒化シリコン膜
を成膜して水素を含む窒素雰囲気中で300〜550℃、1〜12時間の熱処理を行って
もよい。
次いで、第1層間絶縁膜2138上に第2層間絶縁膜2139を形成する。本実施例で
は、膜厚0.8〜1.2μmのアクリル樹脂膜を形成した。画素部に形成された凹凸領域
の影響が表面にあらわれ、表面に凹凸を有する第2層間絶縁膜2139が形成される。な
お、凸部の影響をはっきりさせるために、凸部を形成する際に用いられたレジストからな
るマスクを除去せずに層間絶縁膜を形成してもよい。
次いで、ソース線および各TFTの半導体層(不純物領域)に達するコンタクトホール
を第1層間絶縁膜2138および第2層間絶縁膜2139に形成した。
そして、各TFTを電気的に接続する配線2140〜2145を形成する。これらの配
線2141〜2145は、膜厚50〜250nmのTi膜と、膜厚300〜500の合金
膜(AlおよびTiの合金膜)との積層膜をパターニングして形成する。また、画素部に
おいては、画素電極2144を形成する。画素電極2144としては、AlまたはAgを
主成分とする膜、またはそれらを積層した膜など反射性に優れた材料を用いることが望ま
しい。画素部1206に形成された複数の凹凸領域1207の影響をうけて、凹凸な画素
電極が形成される。
また、本実施例では、画素電極2144の端部がソース線と第1層間絶縁膜2138お
よび第2層間絶縁膜2139を介して重なるように形成されているため、ブラックマトリ
クスを用いることなく画素電極間の隙間が遮光されるようになっている。
以上のようにして、nチャネル型TFT1201およびpチャネル型TFT1202を
有する駆動回路1205、画素TFT1203、保持容量1204および凹凸領域120
7を有する画素部1206が同一基板上に形成される。本明細書中では、このような基板
をアクティブマトリクス基板という。
図30に、本実施例により作製されたアクティブマトリクス基板の上面図を示す。本実
施例では、ソース線2125とゲート電極とを同一の導電膜を用いて、同一の層(ゲート
絶縁膜2119)に形成した例を示している。また、画素部には、凹凸領域1207が設
けられた様子を示している。
本実施例に示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスク
の数を6枚(半導体層パターンマスク、ゲート電極形成のためのマスク、不要なLOV領域
をエッチングするためのマスク、Pチャネル型TFTのソース領域およびドレイン領域形
成のためのマスク、コンタクトホール形成のためのマスク、配線および画素電極形成のた
めのマスク)とすることができる。その結果、画素部に複数の凸部からなる凹凸領域が形
成され凹凸な画素電極を有する反射型アクティブマトリクス基板を作製工程を複雑化する
ことなく作製することができ、製造コストの低減および歩留まりの向上に寄与することが
できる。
本発明を用いて作製された電気光学装置と光源、リフレクタおよび導光板を組み合わせ
た反射型液晶表示装置について説明する。
光源には、LEDまたは冷陰極管が用いられる。光源は、導光板の側面に沿って配置さ
れ、光源の背後にはリフレクタが設けられている。なお、本明細書中で導光板の上面とは
、使用者に対面する側の平面を指し、導光板の下面とは上面の対面側の面を指す。
図46に示すように、光源から照射された光はリフレクタによって効率よく導光板の側
面から内部に入射すると、表面に設けられたプリズム加工面にて反射され、半導体装置に
入射および透過し、半導体装置の下面に設けられた反射膜で反射した後、再び電気光学装
置と導光板とを透過した光が使用者の眼に達している。
導光板の材料としては、石英やホウケイ酸ガラス等の無機ガラス(屈折率1.42〜1
.7、透明率80〜91%)や、プラスチック材料(樹脂材料)を用いることができる。
プラスチックとしては、メタクリル樹脂、代表的にはアクリルで知られるポリメチルメタ
クリレート(屈折率1.49、透過率92〜93%)、ポリカーボネート(屈折率1.5
9、透過率88〜90%)、ポリアリレート(屈折率1.61、透過率85%)、ポリー
4−メチルベンテン−1(屈折率1.46、透過率90%)、AS樹脂[アクリロニトリ
ル・スチレン重合体](屈折率1.57、透過率90%)、MS樹脂[メチルメタクリレ
ート・スチレン重合体](屈折率1.56、透過率90%)といった樹脂を混合した材料
を用いることができる。
本実施例には、実施例1〜11のいずれかを用いて作製された半導体装置を適応するこ
とができる。
図47(A)で示す上面図は、画素部、駆動回路、FPC(フレキシブルプリント配線
板:Flexible Printed Circuit)を貼り付ける外部入力端子2210、外部入力端子と各
回路の入力部までを接続する接続配線2211などが形成されたアクティブマトリクス基
板と、カラーフィルタなどが設けられた対向基板2151とがシール材を介して貼り合わ
されている。
また、外部入力端子にはベースフィルム2213と配線2214から成るFPCが異方
性導電性樹脂2215で貼り合わされている。さらに補強板で機械的強度を高めている。
図47(B)は図47(A)で示す外部入力端子2210のe−e'線に対する断面図
を示している。2217は、画素電極2144を形成するために成膜した導電膜からなる
配線である。導電性粒子2216の外径は配線2217のピッチよりも小さいので、接着
剤2215中に分散する量を適当なものとすると隣接する配線と短絡することなく対応す
るFPC側の配線と電気的な接続を形成することができる。
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いること
ができる。
本実施例では、図31に示すように、本実施例で開示する半導体装置は、画素部に用い
る画素TFTおよび駆動回路に用いるTFTをすべて一導電型TFT(ここでは、pチャ
ネル型TFTもしくはnチャネル型TFTのいずれか一方を指す。)からなる例を示す。
一般的な駆動回路は、nチャネル型TFTとpチャネル型TFTとを相補的に組み合わ
せたCMOS回路を基本に設計されるが、本実施例では一導電型のTFT(pチャネル型
TFT)だけで駆動回路を形成しているため、TFTの製造工程において、導電型を制御
する不純物をドーピングするときに用いるマスク数を1枚減らすことができる。その結果
、製造工程の短縮と製造コストの削減が可能となる。
また、PMOS回路において、エンハンスメント型TFTで形成するEEMOS回路と
、エンハンスメント型とデプレッション型とを組み合わせて形成するEDMOS回路があ
る。
ここでEEMOS回路の例を図31(A)に、EDMOS回路の例を図31(B)に示
す。図31(A)において、1801、1802はどちらもエンハンスメント型のpチャ
ネル型TFT(以下、E型PTFTという)である。また、図31(B)において、18
03はE型PTFT、1804はデプレッション型のpチャネル型TFT(以下、D型P
TFTという)である。
なお、図31(A)、(B)において、VDHは正の電圧が印加される電源線(正電源線
)であり、VDLは負の電圧が印加される電源線(負電源線)である。負電源線は接地電位
の電源線(接地電源線)としても良い。
以上のように、全てのTFTをpチャネル型TFTとすることによりnチャネル型TF
Tを形成する工程が削減されるため、アクティブマトリクス型表示装置の製造工程を簡略
化することができる。また、それに伴って製造工程の歩留まりが向上し、アクティブマト
リクス型表示装置の製造コストを下げることができる。
また、回路毎にTFTに要求される特性が異なるが、実施例1〜8と組み合わせて用い
ることにより、作製工程を増やさずに回路毎に異なる構造のTFTを作りわけることがで
きる。
実施例1〜8を適応して作製された半導体装置は、駆動回路のTFTにおいて、信頼性
を確保するため、ホットキャリアによるオン電流値の劣化を防ぐのに有効とされるGOL
D構造を採用している。
本発明者らは、このGOLD構造において、ゲート電極と低濃度不純物領域との重なる
領域のチャネル長方向の長さ(以下、Lov領域の長さという。)の最適値を求めるため、
3種類のLov長条件を設け、信頼性に関する試験を行った。
トランジェントストレスによるnチャネル型TFTの特性変動を調べるため、Vd=+
20V、Vg=2〜6において、20時間(室温)後のオン特性変動を測定した。ここで
、トランジェントストレスとは、ドレイン電圧をある値に設定し、ゲート電圧をある値に
し、ストレスをかけたときのこのストレスのことを指し、本発明者らはTFTの信頼性を
評価する際にこの値を用いている。
異なるLov長を有する試料に対して、トランジェントストレスを測定した結果を図32
に示す。図32の結果より、Lov長が1μm以上のとき、20時間後の電界効果移動度最
大値の変動が10%以下に抑えられていることが確認された。
続いて、電流劣化率が10%になる時間をドレイン電圧の逆数に対しプロットした。1
0年保証電圧とは、TFTの移動度の最大値(μFE(max))が10%変動するまでの時間
を寿命としたとき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的
な関係より、寿命が10年であるストレス電圧を推定して求めている値であり、本発明者
らはTFTの信頼性を評価する際にこの値を用いている。
Lov領域の長さを変えたときの10年保証電圧を求めた結果を図33に示す。図33の
結果から、Lov領域の長さを1μm以上、好ましくは1.5μmとすれば信頼性の高い半
導体装置を実現することができることがわかる。
本発明を実施して形成されたCMOS回路や画素部はアクティブマトリクス型液晶表示
装置に用いることができる。即ち、それら半導体装置(液晶表示装置)を表示部に組み込
んだ電気器具全てに本発明を実施できる。
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型
またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、パーソ
ナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)
などが挙げられる。それらの一例を図34、図35及び図36に示す。
図34(A)はパーソナルコンピュータであり、本体5001、画像入力部5002、
表示部5003、キーボード5004等を含む。本発明を画像入力部5002、表示部5
003やその他の信号制御回路に適用することができる。
図34(B)はビデオカメラであり、本体5101、表示部5102、音声入力部51
03、操作スイッチ5104、バッテリー5105、受像部5106等を含む。本発明を
表示部5102やその他の信号制御回路に適用することができる。
図34(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体
5201、カメラ部5202、受像部5203、操作スイッチ5204、表示部5205
等を含む。本発明は表示部5205やその他の信号制御回路に適用できる。
図34(D)はゴーグル型ディスプレイであり、本体5301、表示部5302、アー
ム部5303等を含む。本発明は表示部5302やその他の信号制御回路に適用すること
ができる。
図34(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレ
ーヤーであり、本体5401、表示部5402、スピーカ部5403、記録媒体5404
、操作スイッチ5405等を含む。なお、このプレーヤーは記録媒体としてDVD(Di
gtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。本発明は表示部5402やその他の信号制御
回路に適用することができる。
図34(F)はデジタルカメラであり、本体5501、表示部5502、接眼部550
3、操作スイッチ5504、受像部(図示しない)等を含む。本願発明を表示部2502
やその他の信号制御回路に適用することができる。
図35(A)はフロント型プロジェクターであり、投射装置5601、スクリーン56
02等を含む。本発明は投射装置5601の一部を構成する液晶表示装置5808やその
他の信号制御回路に適用することができる。
図35(B)はリア型プロジェクターであり、本体5701、投射装置5702、ミラ
ー5703、スクリーン5704等を含む。本発明は投射装置5702の一部を構成する
液晶表示装置5808やその他の信号制御回路に適用することができる。
なお、図35(C)は、図35(A)及び図35(B)中における投射装置5601、
5702の構造の一例を示した図である。投射装置5601、5702は、光源光学系5
801、ミラー5802、5804〜5806、ダイクロイックミラー5803、プリズ
ム5807、液晶表示装置5808、位相差板5809、投射光学系5810で構成され
る。投射光学系5810は、投射レンズを含む光学系で構成される。本実施形態は三板式
の例を示したが、特に限定されず、例えば単板式であってもよい。また、図35(C)中
において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや
、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
また、図35(D)は、図35(C)中における光源光学系5801の構造の一例を示
した図である。本実施形態では、光源光学系5801は、リフレクター5811、光源5
812、レンズアレイ5813、5814、偏光変換素子5815、集光レンズ5816
で構成される。なお、図35(D)に示した光源光学系は一例であって特に限定されない
。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位
相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
ただし、図35に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。
図36(A)は携帯電話であり、3001は表示用パネル、3002は操作用パネルで
ある。表示用パネル3001と操作用パネル3002とは接続部3003において接続さ
れている。接続部3003における、表示用パネル3001の表示部3004が設けられ
ている面と操作用パネル3002の操作キー3006が設けられている面との角度θは、
任意に変えることができる。
さらに、音声出力部3005、操作キー3006、電源スイッチ3007、音声入力部
3008を有している。本発明は、表示部3004に適用することができる。
図36(B)は携帯書籍(電子書籍)であり、本体3101、表示部3102、310
3、記憶媒体3104、操作スイッチ3105、アンテナ3106等を含む。本発明は表
示部3102、3103やその他の信号回路に適用することができる。
図36(C)はディスプレイであり、本体3201、支持台3202、表示部3203
等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用すること
が可能である。また、本実施形態の電気器具は実施例1〜14のいずれかを組み合わせて
作製された半導体装置を用いても実現することができる。

Claims (3)

  1. 基板上方にそれぞれ島状の第1乃至第の半導体層を形成する工程と、
    前記第1乃至第の半導体層上方に第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜上方に第1の導電膜を形成する工程と、
    前記第1の導電膜上方に第2の導電膜を形成する工程と、
    前記第2の導電膜上方に、前記第1乃至第の半導体層と重なる第1のレジストマスクを形成する工程と、
    前記第1のレジストマスクをマスクとして、前記第1及び第2の導電膜をエッチングして、第1乃至第3のゲート電極と、導電層と、を形成する工程と、
    前記第1のレジストマスクと前記第1乃至第3のゲート電極をマスクとして、前記第1乃至第3の半導体層にn型不純物元素を添加してソース領域及びドレイン領域を形成する工程と、
    前記第1のレジストマスクをマスクとして、前記第1乃至第3のゲート電極をエッチングして端部を除去する工程と、
    前記第1のレジストマスクと前記第1乃至第3のゲート電極をマスクとして、前記第1乃至第3の半導体層にn型不純物元素を添加して、前記第1乃至第3のゲート電極と重ならない第1のLDD領域と、前記第1乃至第3のゲート電極と重なる第2のLDD領域を形成する工程と、
    前記第1のゲート電極上方に前記第1の半導体層と重なる第2のレジストマスクを形成する工程と、
    前記第2のレジストマスク、前記第2のゲート電極の前記第2の導電膜及び前記第3のゲート電極の前記第2の導電膜をマスクとして、前記第2のゲート電極の前記第1の導電膜及び前記第3のゲート電極の前記第1の導電膜をエッチングして端部を除去する工程と、
    前記第1の絶縁膜をエッチングして、前記第1の半導体層の前記ソース領域及び前記ドレイン領域と、前記第2及び第3の半導体層の前記ソース領域、前記ドレイン領域及び前記第1のLDD領域の表面を露出させる工程と、
    前記第1及び第3のゲート電極上方に前記第1及び第3の半導体層と重なる第3のレジストマスクを形成する工程と、
    前記第3のレジストマスクと前記第2のゲート電極をマスクとして、前記第2の半導体層の前記ソース領域、前記ドレイン領域、前記第1及び第2のLDD領域にp型不純物元素を添加する工程と、
    前記第1乃至第3のゲート電極及び前記導電層上方に、第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜上方に、前記導電層と重なる反射性を有する画素電極を形成する工程と、を有し、
    前記第1の半導体層を有するトランジスタは、駆動回路に設けられ、
    前記第2の半導体層を有するトランジスタは、前記駆動回路に設けられ、
    前記第3の半導体層を有するトランジスタは、画素部に設けられることを特徴とする半導体装置の作製方法。
  2. 請求項1において、
    前記第2の絶縁膜は有機樹脂を有し、
    前記有機樹脂の粘度は、10cp以上1000cp以下であることを特徴とする半導体装置の作製方法。
  3. 請求項1又は2において、
    前記画素電極の前記導電層と重なる領域の曲率半径は、0.1μm以上0.4μm以下であることを特徴とする半導体装置の作製方法。
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