JP2007510308A5 - - Google Patents

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Claims (5)

  1. 基板上にシリコンフィンを形成するステップであって、該フィンは、前記基板の表面に対して略垂直な第１および第２主面を有することと、
    前記シリコンフィンの第１および第２主面上にゲート誘電体を形成するステップと、
    前記ゲート誘電体の上にゲート電極を形成するステップであって、前記ゲート電極は第２材料の下にある第１材料を備え、前記第１材料の幅は、前記第２材料の幅よりも小さいことと、
    前記ゲート電極の側壁に隣接する領域に限定された誘電体スペーサを形成するステップであって、前記誘電体スペーサの領域の外側にある前記主フィン面の部分が露出していることと
    を備える半導体製造プロセス。
  2. 前記シリコンフィンを形成するステップは、
    シリコン上にキャッピング誘電体材料を堆積するステップと、
    前記誘電体材料の一部が露出するようにキャッピング誘電体上にフォトレジストをパターニングするステップと、
    前記キャッピング誘電体の露出部分および下地シリコンをエッチングしてフィンを形成するステップであって、前記エッチングは、前記キャッピング誘電体に対して前記シリコンをアンダーカットすることを含み、前記シリコンフィンの輪郭が前記キャッピング誘電体よりも薄いことと
    を備える請求項１に記載の方法。
  3. 基板上にシリコンフィンを形成するステップであって、該シリコンフィンは、下地基板の上面に対して略垂直な第１および第２主面を有することと、
    前記シリコンフィンの主面上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層に接触するゲート電極を形成するステップであって、前記ゲート電極は、前記シリコンフィンの主面の一部を露出したままにすることと、
    選択的に前記ゲート電極の側壁に隣接する誘電体スペーサを形成するステップであって、誘電体スペーサの形成後、誘電体スペーサの主フィン面の一部が露出したままであることと、
    前記主フィン面の露出部分を処理してその固有抵抗を低減するステップと
    を備える半導体製造プロセスであって、
    前記ゲート電極を形成するステップは、
    前記フィンおよび基板の上に第１材料を堆積するステップと、
    前記第１材料の上にキャッピング層を堆積するステップであって、少なくとも１つのエッチャントが前記キャッピング層と前記第１材料のいずれかに選択的であることと、
    前記キャッピング層の上にフォトレジストをパターニングするステップと、
    そのパターニングしたフォトレジストに応じて前記キャッピング層および前記第１材料をエッチングするステップであって、エッチングにより第１材料の幅が前記キャッピング層の幅よりも小さくなり、前記第１材料の側壁に隣接する前記キャッピング層の下に限定領域がさらに画定されることと
    を備える、半導体製造プロセス。
  4. 基板上にあるシリコンフィンであって、該シリコンフィンは、下地基板の表面に対して略垂直な第１および第２主面を含むことと、
    前記シリコンフィンの第１および第２主面の少なくとも一部の上にあるゲート誘電体と、
    前記ゲート誘電体上にあるゲート電極であって、該ゲート電極は、前記ゲート電極の下にあるシリコンフィンの中に前記トランジスタのチャネル領域を画定し、且つ前記シリコンフィンの残りの部分の中にソース／ドレイン領域を画定することと、
    前記ゲート電極の側壁に隣接して且つ前記ゲート電極の近傍に限定された誘電体スペーサとを備え、
    前記ゲート電極は、第１材料と、該第１材料の上にあるキャッピング層とを備えており、前記第１材料の幅は前記キャッピング層の幅よりも小さく、前記誘電体スペーサは、前記第１材料の上に張り出した前記キャッピング層の部分の下の領域を占めている、集積回路内のトランジスタ。
  5. 基板上にシリコンフィンを形成するステップであって、該フィンは、前記基板の表面に対して略垂直な第１および第２主面を有することと、
    前記シリコンフィンの第１および第２主面上にゲート誘電体を形成するステップと、
    前記ゲート誘電体の上にゲート電極を形成するステップと、
    前記ゲート電極上にキャッピング層を形成し、該キャッピング層をパターニングするステップであって、前記キャッピング層は、前記ゲート電極を覆って且つ下地のゲート電極の横方向寸法よりも大きい横方向寸法を有するキャップを形成し、前記ゲート電極の側壁に隣接する限定領域をさらに形成することと、
    前記ゲート電極の側壁に隣接する前記限定領域内に限定される誘電体スペーサを形成するステップであって、前記誘電体スペーサの領域の外側にある前記主フィン面の部分が露出していることと
    を備える半導体製造プロセス。
JP2006538154A 2003-10-28 2004-10-20 二重ゲートトランジスタ半導体製造プロセス用の限定スペーサ Pending JP2007510308A (ja)

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