WO2023189505A1 - 半導体装置 - Google Patents

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WO2023189505A1
WO2023189505A1 PCT/JP2023/009715 JP2023009715W WO2023189505A1 WO 2023189505 A1 WO2023189505 A1 WO 2023189505A1 JP 2023009715 W JP2023009715 W JP 2023009715W WO 2023189505 A1 WO2023189505 A1 WO 2023189505A1
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WO
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region
type
semiconductor
gate
semiconductor device
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PCT/JP2023/009715
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English (en)
French (fr)
Inventor
直哉 能津
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device.
  • Patent Document 1 discloses a method for limiting the formation of divots in shallow trench isolation (STI) structures.
  • the method of Patent Document 1 includes a step of providing a deposited oxide in a trench formed in a silicon region, a step of oxidizing an upper layer of the silicon region to form a thermal oxide layer on the upper surface of the silicon region, and a step of thermal oxidation. etching the material selectively to the deposited oxide.
  • STI shallow trench isolation
  • An embodiment of the present disclosure provides a semiconductor device that can suppress occurrence of a hump phenomenon in drain current-gate voltage (Ids-Vgs) characteristics.
  • a semiconductor device includes a chip having a main surface, a trench insulation structure formed on the main surface, and a gate insulation film covering the main surface so as to be connected to the trench insulation structure.
  • a polysilicon gate covering the trench insulating structure and the gate insulating film; and a first threshold voltage formed in a portion of the polysilicon gate covering the gate insulating film and having a relatively low absolute value.
  • a second semiconductor region having a second threshold voltage.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a diagram showing a cross section taken along line III-III in FIG. 1.
  • FIG. 4 is a diagram showing a cross section taken along the line IV-IV in FIG.
  • FIG. 5 is a diagram showing a cross section taken along the line VV in FIG. 1.
  • FIG. 6 is an enlarged view of the portion surrounded by the two-dot chain line VI in FIG.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device.
  • FIG. 7B is a diagram showing the next step after FIG. 7A.
  • FIG. 7C is a diagram showing the next step after FIG.
  • FIG. 7B is a diagram showing the next step after FIG. 7C.
  • FIG. 7E is a diagram showing the next step after FIG. 7D.
  • FIG. 8A is a diagram showing a process (first pattern) related to formation of a gate electrode.
  • FIG. 8B is a diagram showing the next step after FIG. 8A.
  • FIG. 8C is a diagram showing the next step after FIG. 8B.
  • FIG. 9A is a diagram showing a process (second pattern) related to formation of a gate electrode.
  • FIG. 9B is a diagram showing the next step after FIG. 9A.
  • FIG. 9C is a diagram showing the next step after FIG. 9B.
  • FIG. 10A is a diagram showing a process (third pattern) related to formation of a gate electrode.
  • FIG. 10A is a diagram showing a process (third pattern) related to formation of a gate electrode.
  • FIG. 10B is a diagram showing the next step after FIG. 10A.
  • FIG. 10C is a diagram showing the next step after FIG. 10B.
  • FIG. 11 is a schematic plan view of a semiconductor device according to another embodiment of the present disclosure.
  • FIG. 12 is a diagram showing a cross section taken along line XII-XII in FIG. 11.
  • FIG. 13 is a diagram showing a cross section taken along line XIII-XIII in FIG. 11.
  • FIG. 14 is a diagram showing static characteristics of a low breakdown voltage p-type channel transistor.
  • FIG. 1 is a schematic plan view of a semiconductor device 1 according to an embodiment of the present disclosure. Referring to FIG.
  • a semiconductor device 1 is, for example, a composite device in which a plurality of devices are mounted on a common semiconductor substrate 2, and includes a CMOS area 3.
  • a CMOS transistor 4 is formed in the CMOS area 3.
  • the semiconductor substrate 2 includes, for example, a DMOS area in which a DMOS transistor is formed, a bipolar area in which a bipolar transistor is formed, and passive elements such as a resistor element and a capacitor.
  • a passive element area or the like may be formed.
  • CMOS transistors 4 for example, a low voltage CMOS transistor 5, a medium voltage CMOS transistor, and a high voltage transistor may be formed.
  • the low voltage CMOS transistor 5 may be, for example, a CMOS transistor having a rated voltage of 1.0 V or more and 4.0 V or less.
  • the medium voltage CMOS transistor may be, for example, a CMOS transistor having a rated voltage of 4.0 V or more and 7.0 V or less.
  • the high voltage CMOS transistor may be, for example, a CMOS transistor having a rated voltage of 7V or more and 60V or less.
  • the rated voltage may be defined as the maximum allowable value of the voltage applied between the source and drain of each CMOS transistor. Further, the rated voltage of each CMOS transistor may be rephrased as the withstand voltage of each CMOS transistor 4.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. 1.
  • FIG. 3 is a diagram showing a cross section taken along line III-III in FIG. 1.
  • FIG. 4 is a diagram showing a cross section taken along the line IV-IV in FIG.
  • FIG. 5 is a diagram showing a cross section taken along the line VV in FIG. 1.
  • FIG. 6 is an enlarged view of the portion surrounded by the two-dot chain line VI in FIG.
  • low voltage CMOS transistor 5 includes a low voltage p-type channel transistor 6p and a low voltage n-type channel transistor 6n.
  • the low breakdown voltage p-type channel transistor 6p and the low breakdown voltage n-type channel transistor 6n are formed on a common semiconductor substrate 2.
  • the semiconductor substrate 2 may be a p-type silicon substrate.
  • the impurity concentration of the semiconductor substrate 2 may be, for example, 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the semiconductor substrate 2 has a first main surface 7 and a second main surface 8 on the opposite side.
  • the first main surface 7 and the second main surface 8 may be referred to as the front surface and the back surface of the semiconductor substrate 2, respectively.
  • Epitaxial layer 9 is formed on the semiconductor substrate 2.
  • Epitaxial layer 9 may be an n-type silicon semiconductor layer in this embodiment.
  • the impurity concentration of the epitaxial layer 9 may be, for example, 1.0 ⁇ 10 13 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less.
  • Epitaxial layer 9 may have a first main surface 10 and a second main surface 11 on the opposite side.
  • the first main surface 10 and the second main surface 11 may be referred to as the front surface and the back surface of the epitaxial layer 9, respectively.
  • the second main surface 11 of the epitaxial layer 9 may be a bonding surface with the first main surface 7 of the semiconductor substrate 2 .
  • An element isolation section 12 is formed in the epitaxial layer 9 to partition a region on the first main surface 10 of the epitaxial layer 9 into a plurality of active regions.
  • element isolation section 12 defines an LV-active region 13 for low voltage CMOS transistor 5 on first main surface 10 of epitaxial layer 9.
  • the LV-active region 13 is further divided into a p-side active region 13p for the low breakdown voltage p-type channel transistor 6p and an n-side active region 13n for the low breakdown voltage n-channel transistor 6n.
  • the p-side active region 13p and the n-side active region 13n are adjacent to each other in the second direction Y with the element isolation section 12 in between.
  • the p-side active region 13p and the n-side active region 13n are formed in a rectangular shape of the same size and long along the first direction X when viewed in plan from the normal direction of the first main surface 10. Good too.
  • p-side active region 13p has first end 14 on one side, second end 15 on the opposite side, and first end 14 and second end 15 in first direction X. It may have a central portion 16 between two end portions 15 . There may not be a clear boundary between the first end 14 and the second end 15 and the central part 16.
  • the first end portion 14 and the second end portion 15 are a range of 0.1 ⁇ m or more and 2.0 ⁇ m or less toward the inside in the first direction X from the boundary between the p-side active region 13p and the element isolation portion 12. , the other portion may be the central portion 16.
  • the element isolation section 12 includes a trench 17 formed in the epitaxial layer 9 and a buried insulator 18 buried in the trench 17.
  • the trench 17 has side surfaces 19 and a bottom surface 20.
  • the side surface 19 of the trench 17 may be a surface perpendicular to the first main surface 10 of the epitaxial layer 9 as shown in FIGS.
  • the surface may be inclined with respect to the main surface 10.
  • the trench 17 may have a tapered shape in which the width becomes narrower from the first main surface 10 toward the bottom surface 20 in the third direction Z in a cross-sectional view.
  • the buried insulator 18 may be, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), or the like. In this embodiment, buried insulator 18 consists of silicon oxide. Embedded insulator 18 exposes open end 21 of trench 17. Further, the element isolation section 12 may be generally referred to as STI (Shallow Trench Isolation).
  • STI Shallow Trench Isolation
  • a p-side planar gate structure 22p is formed on the first main surface 10 of the epitaxial layer 9 in the p-side active region 13p.
  • the p-side planar gate structure 22p is formed on the first main surface 10 so as to cover the first channel region 23 and the second channel region 24 (described later).
  • the p-side planar gate structure 22p integrally includes a gate body portion 25 that controls on/off of the first channel region 23 and the second channel region 24, and a gate contact portion 26 that receives voltage supply.
  • the gate main body portion 25 includes a pair of gate main body portions 25 extending in parallel along the first direction X.
  • the pair of gate main bodies 25 may be formed to cross the boundary between the p-side active region 13p and the element isolation part 12, and may have both ends formed on the element isolation part 12.
  • Each gate main body part 25 is formed in a long shape along the first direction X.
  • the gate contact part 26 is formed on the element isolation part 12 and connected to the gate main body part 25 on the element isolation part 12.
  • One gate contact portion 26 is formed at each end of the pair of gate main body portions 25 in the longitudinal direction.
  • the gate contact portion 26 is formed in a long shape along the direction crossing the pair of gate main body portions 25 (the direction along the second direction Y).
  • the p-side planar gate structure 22p is formed into a substantially rectangular ring shape in plan view, as shown in FIG. 1, and has a gate opening 27 in the center portion 16 thereof.
  • the gate opening 27 is formed into a substantially elliptical shape when viewed from above. Both longitudinal ends of the gate opening 27 may be formed within the p-side active region 13p as shown in FIG. 1, or may be formed on the element isolation portion 12.
  • the p-side planar gate structure 22p includes a gate insulating film 28 and a gate electrode 29 stacked in this order from the first main surface 10 side.
  • Gate insulating film 28 may include a silicon oxide film.
  • the gate insulating film 28 includes a silicon oxide film made of an oxide of the epitaxial layer 9.
  • gate electrode 29 includes conductive polysilicon.
  • the gate electrode 29 includes a first semiconductor region 30 and a second semiconductor region 31.
  • the first semiconductor region 30 and the second semiconductor region 31 are distinguished by a boundary extending in the thickness direction of the gate electrode 29 from the upper surface to the lower surface of the gate electrode 29.
  • the following first pattern, second pattern, and third pattern have different properties.
  • the first semiconductor region 30 includes a region doped with either an n-type impurity or a p-type impurity
  • the second semiconductor region 31 includes a region doped with both an n-type impurity and a p-type impurity. It may also consist of different areas. More specifically, the second semiconductor region 31 may consist of a region in which at least a portion of the conductivity type of the first semiconductor region 30 is offset by an opposite conductivity type.
  • the first semiconductor region 30 is a region doped with p-type impurities
  • the second semiconductor region 31 is a region in which p-type is partially offset by n-type.
  • the p-type impurity contained in the first semiconductor region 30 may be, for example, at least one of boron (B) and aluminum (Al).
  • the p-type impurity contained in the second semiconductor region 31 is, for example, at least one of boron (B) and aluminum (Al), and the n-type impurity is, for example, phosphorus (P), arsenic (As), and antimony (Sb). ) may be at least one of the following.
  • the impurity concentrations of the first semiconductor region 30 and the second semiconductor region 31 are different from each other. For example, the impurity concentration of the first semiconductor region 30 may be higher than the second semiconductor impurity concentration.
  • the impurity concentration of the first semiconductor region 30 is 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less
  • the impurity concentration of the second semiconductor region 31 is 1.0 ⁇ 10 17 cm It may be -3 or more and 1.0 ⁇ 10 21 cm and -3 or less.
  • the first semiconductor region 30 and the second semiconductor region 31 may have different conductivity types.
  • the first semiconductor region 30 may be p-type and the second semiconductor region 31 may be n-type.
  • the p-type impurity contained in the first semiconductor region 30 may be, for example, at least one of boron (B) and aluminum (Al).
  • the n-type impurity contained in the second semiconductor region 31 may be, for example, at least one of phosphorus (P), arsenic (As), and antimony (Sb).
  • the impurity concentrations of the first semiconductor region 30 and the second semiconductor region 31 are different from each other.
  • the impurity concentration of the first semiconductor region 30 is 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less
  • the impurity concentration of the second semiconductor region 31 is 1.0 ⁇ 10 17 cm It may be -3 or more and 1.0 ⁇ 10 21 cm and -3 or less.
  • the first semiconductor region 30 may be an impurity-doped region, and the second semiconductor region 31 may be an impurity-free region.
  • the conductivity type of the first semiconductor region 30 may be either n-type or p-type, but in this embodiment, it is p-type.
  • the p-type impurity contained in the first semiconductor region 30 may be, for example, at least one of boron (B) and aluminum (Al).
  • the impurity concentrations of the first semiconductor region 30 and the second semiconductor region 31 are different from each other.
  • the impurity concentration of the first semiconductor region 30 is 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less
  • the impurity concentration of the second semiconductor region 31 is 1.0 ⁇ 10 15 cm It may be -3 or more and 1.0 ⁇ 10 17 cm and -3 or less.
  • the gate electrode 29 faces the first semiconductor region 30 and the second semiconductor region 31, respectively.
  • Different threshold voltages are provided for each region.
  • a first threshold voltage is provided to a channel region (first channel region 23) facing the first semiconductor region 30, and a second threshold voltage is provided to a channel region (second channel region 24) facing the second semiconductor region 31. I will provide a. Comparing the first threshold voltage and the second threshold voltage, the second threshold voltage has a relatively higher absolute value than the first threshold voltage.
  • the cross-sectional structure of the gate electrode 29 at the first end 14 and second end 15 of the p-side active region 13p will be described in detail.
  • the structure at the first end 14 of the first end 14 and the second end 15 is shown as an example, but the structure of the first end 14 can also be applied to the second end 15. can.
  • a depression 32 is selectively formed in the buried insulator 18 near the first end 14 of the p-side active region 13p.
  • the depression 32 is a depression 32 that is generated due to a cleaning process (light etching using hydrofluoric acid, etc.) that is performed each time before a thermal oxidation process for forming a gate insulating film 28, which will be described later, and is called a divot. may be called.
  • This depression 32 may be continuously formed all around the p-side active region 13p so as to surround the p-side active region 13p.
  • Gate insulating film 28 covers open end 21 of trench 17 so as to be integrally connected to buried insulator 18 within this depression 32 .
  • a noticeable thin film portion 34 is formed in the gate insulating film 28.
  • the thickness T 1 of the gate insulating film 28 in the central portion 16 is greater than or equal to 50 ⁇ and less than 250 ⁇ , and the thickness T 2 of the thin film portion 34 is smaller than the thickness T 1 of the gate insulating film 28 in the central portion 16 .
  • This thin film portion 34 causes leakage and lowers the withstand voltage of the gate insulating film 28.
  • this embodiment provides a structure in which the static characteristics do not deteriorate. More specifically, it is the structure of the gate electrode 29 in which the second semiconductor region 31 described above is formed.
  • the second semiconductor region 31 of the gate electrode 29 covers the boundary portion 33 and the depression 32 of the buried insulator 18, and may include a buried portion 61 embedded in the depression 32.
  • the second semiconductor region 31 straddles both sides of the element isolation portion 12 side and the p-side active region 13p side with respect to the boundary portion 33 at the first end portion 14 of the p-side active region 13p.
  • the second semiconductor region 31 is formed in the gate contact portion 26 on the element isolation portion 12 along the longitudinal direction of the gate contact portion 26, and extends over the pair of gate main body portions 25. good. Further, the second semiconductor region 31 is formed in the inner region of the gate electrode 29 at intervals from each of the outer peripheral edge and the inner peripheral edge (the peripheral edge of the gate opening 27) of the gate electrode 29. The second semiconductor region 31 is surrounded by the first semiconductor region 30 in plan view. That is, most of the gate electrode 29 is formed of the first semiconductor region 30, and the second semiconductor region 31 is selectively formed near the boundary portion 33.
  • silicide 35 is formed on the upper surface side of gate electrode 29. As shown in FIG. The silicide 35 is integrally formed over the entire gate electrode 29 and is present in both the first semiconductor region 30 and the second semiconductor region 31.
  • a sidewall 36 is formed around the gate electrode 29.
  • the sidewall 36 is continuously formed all around the gate electrode 29 so as to cover the side surface of the gate electrode 29.
  • the sidewall 36 may be made of silicon oxide (SiO 2 ), silicon nitride (SiN), or the like, for example.
  • an n-type well 37 for a low breakdown voltage p-type channel transistor 6p is formed in the surface layer of the epitaxial layer 9.
  • the impurity concentration of the n-type well 37 is higher than the impurity concentration of the epitaxial layer 9, and may be, for example, 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • a low breakdown voltage p-type channel transistor 6p is formed within this n-type well 37.
  • a p-type source region 38p and a p-type drain region 39p are formed at intervals.
  • the impurity concentration of the p-type source region 38p and the p-type drain region 39p is higher than the impurity concentration of the n-type well 37, for example, 1.0 ⁇ 10 19 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less. There may be.
  • one p-type source region 38p is formed on each side of the p-type drain region 39p in the second direction Y so as to sandwich the p-type drain region 39p.
  • the p-type source region 38p and the p-type drain region 39p are formed in a long shape along the first direction X.
  • the p-type source region 38p and the p-type drain region 39p extend parallel to each other along the first direction X.
  • the p-type source region 38p and the p-type drain region 39p extend continuously in the first direction X from the first end 14 of the p-side active region 13p to the second end 15 via the center portion 16.
  • p-type source region 38p and p-type drain region 39p are formed in self-alignment with sidewall 36.
  • a p-type source extension region 40 and a p-type drain extension region 41 are formed which extend integrally along the second direction Y from the p-type source region 38p and the p-type drain region 39p, respectively. ing.
  • the impurity concentration of the p-type source extension region 40 and the p-type drain extension region 41 is lower than the impurity concentration of the p-type source region 38p and the p-type drain region 39p, for example, 1.0 ⁇ 10 18 cm ⁇ 3 or more. It may be 0 ⁇ 10 21 cm ⁇ 3 or less.
  • p-type source extension region 40 and p-type drain extension region 41 are formed in self-alignment with gate electrode 29.
  • the p-side active region 13p further includes an n-type source pocket implant region 42 and an n-type drain pocket implant region 43 that extend integrally along the second direction Y from the p-type source region 38p and the p-type drain region 39p, respectively. It is formed.
  • the impurity concentration of the n-type source pocket implant region 42 and the n-type drain pocket implant region 43 is higher than that of the n-type well 37, for example, 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less It may be. Referring to FIGS.
  • the n-type source pocket implant region 42 and the n-type drain pocket implant region 43 cross the boundary between the sidewall 36 and the gate electrode 29 along the second direction Y, and the gate insulating film 28 It faces the gate electrode 29 with the gate electrode 29 in between.
  • n-type source pocket implant region 42 and the n-type drain pocket implant region 43 cover the bottom and sides of the p-type source extension region 40 and the p-type drain extension region 41, respectively.
  • n-type drain pocket implant region 43 extends continuously along first direction X.
  • the n-type source pocket implant region 42 also extends continuously along the first direction X.
  • a region sandwiched between n-type source pocket implant region 42 and n-type drain pocket implant region 43 in central portion 16 of p-side active region 13p is a part of n-type well 37.
  • the first channel region 23 is formed by.
  • the first semiconductor region 30 of the gate electrode 29 is entirely opposed to the first channel region 23 with the gate insulating film 28 in between.
  • a region sandwiched between the n-type source pocket implant region 42 and the n-type drain pocket implant region 43 is an n-type well. 37.
  • the second channel region 24 is formed of a portion of 37.
  • the second semiconductor region 31 of the gate electrode 29 is entirely opposed to the second channel region 24 with the gate insulating film 28 in between.
  • a second channel region 24 is similarly formed at the second end portion 15 of the p-side active region 13p.
  • both the p-type source region 38p and the p-type source extension region 40 are p-type and are integral p-type impurity regions, they may be collectively referred to simply as the p-type source region 38p.
  • the p-type drain region 39p and the p-type drain extension region 41 are both p-type and are integral p-type impurity regions, they may be collectively referred to simply as the p-type drain region 39p. .
  • the p-type source extension region 40 and the n-type source pocket implant region 42 extending below the gate electrode 29 from the p-type source region 38p may be collectively referred to as a p-side source LDD (Lightly Doped Drain) region.
  • the p-type drain extension region 41 and the n-type drain pocket implant region 43 extending below the gate electrode 29 from the p-type drain region 39p are collectively referred to as a p-side drain LDD (Lightly Doped Drain) region. Good too.
  • n-type back gate region 44 is formed in the surface layer of the n-type well 37. N-type back gate region 44 is electrically connected to n-type well 37. In FIG. 1, the n-type back gate region 44 is omitted.
  • interlayer insulating film 45 is formed on the first main surface 10 of the epitaxial layer 9 .
  • the interlayer insulating film 45 may be made of silicon oxide (SiO 2 ), silicon nitride (SiN), or the like, for example.
  • interlayer insulating film 45 is made of silicon oxide.
  • a source contact 46, a drain contact 47, and a gate contact 48 are formed in the interlayer insulating film 45. These contacts are embedded in the interlayer insulating film 45.
  • the contact may be made of a metal material such as tungsten (W), for example. Referring to FIG. 1, a plurality of source contacts 46 and drain contacts 47 are each formed at intervals along the first direction X. A plurality of gate contacts 48 are formed at intervals along the second direction Y.
  • a source wiring 49, a drain wiring 50, and a gate wiring 51 are formed on the interlayer insulating film 45.
  • the wiring may be made of a metal material such as aluminum (Al), for example.
  • Source wiring 49 is electrically connected to p-type source region 38p via source contact 46.
  • Drain wiring 50 is electrically connected to p-type drain region 39p via drain contact 47.
  • the gate wiring 51 is electrically connected to the gate electrode 29 (gate contact portion 26) via the gate contact 48.
  • the portion of the gate electrode 29 that connects to the gate contact 48 is preferably the first semiconductor region 30 .
  • [Method for manufacturing semiconductor device 1] 7A to 7E are diagrams showing a part of the manufacturing process of the semiconductor device 1 in order of process.
  • FIGS. 7A to 7E are diagrams showing steps (first pattern) related to the formation of the gate electrode 29.
  • 9A to 9C are diagrams showing steps (second pattern) related to the formation of the gate electrode 29.
  • 10A to 10C are diagrams showing steps (third pattern) related to the formation of the gate electrode 29.
  • n-type epitaxial layer 9 is grown on p-type semiconductor substrate 2. Specifically, a silicon crystal is epitaxially grown while adding an n-type impurity (for example, phosphorus). The thickness of the epitaxial layer 9 may be, for example, 0 ⁇ m or more and 20 ⁇ m or less.
  • element isolation portions 12 are formed. Specifically, a hard mask made of an insulating film such as a silicon nitride film (SiN) is formed on the first main surface 10 of the epitaxial layer 9 . The hard mask has openings corresponding to regions where the element isolation portions 12 are to be formed.
  • epitaxial layer 9 is selectively etched by reactive ion etching (RIE) using the hard mask. As a result, trenches 17 are formed.
  • an insulating material is formed on the entire first main surface 10 of the epitaxial layer 9 by, for example, a CVD (chemical vapor deposition) method, and then a planarization process is performed by a CMP (chemical mechanical polishing) method. It will be done. As a result, a buried insulator 18 is formed.
  • CVD chemical vapor deposition
  • CMP chemical mechanical polishing
  • an impurity ion implantation process, an impurity ion diffusion process, etc. for forming the n-type well 37 and the like are performed. Specifically, n-type impurity ions are implanted into the formation region of the n-type well 37 and the like.
  • the epitaxial layer 9 is subjected to a cleaning (light etching) process using hydrofluoric acid. Therefore, the buried insulator 18 (silicon oxide film) is thinned, but this thinning progresses isotropically, and the epitaxial layer 9 is insoluble in hydrofluoric acid. Therefore, by the time the gate insulating film 28 is formed, as shown in FIG. In this case, a depression 32 is formed at the boundary 33 with the p-side active region 13p).
  • gate electrode 29 is formed. At this stage, it is not necessary to implant impurity ions into the gate electrode 29. In other words, the gate electrode 29 may be formed without adding impurities.
  • ion implantation is performed to form a p-side source LDD region and a p-side drain LDD region. Specifically, an n-type ion implantation step for the n-type source pocket implant region 42 and the n-type drain pocket implant region 43 is performed, and then the p-type ion implantation step for the p-type source extension region 40 and the p-type drain extension region 41 is performed. A mold ion implantation process is performed. Next, referring to FIG. 7E, sidewalls 36 are formed around gate electrode 29.
  • the gate electrodes 29 of the first pattern, second pattern, and third pattern are formed, respectively.
  • a resist mask 52 is formed on the first main surface 10.
  • the resist mask 52 has an opening 53 corresponding to a region where the second semiconductor region 31 is to be formed and a region where the n-type back gate region 44 is to be formed.
  • N-type impurity ions are implanted into gate electrode 29 and n-type well 37 through resist mask 52 .
  • the gate electrode 29 is divided into a second semiconductor region 31 to which n-type impurity ions are added and a first semiconductor region 30 to which no impurity ions are added.
  • an n-type back gate region 44 is formed in the n-type well 37.
  • a resist mask 54 covering the n-type back gate region 44 is formed on the first main surface 10.
  • P-type impurity ions are implanted into gate electrode 29 and n-type well 37 through resist mask 54 .
  • p-type source region 38p and p-type drain region 39p are formed in a self-aligned manner with respect to gate electrode 29.
  • P-type impurity ions are implanted into the second semiconductor region 31 of the gate electrode 29, but these p-type impurity ions are canceled out by the previously implanted n-type impurity ions.
  • a second semiconductor region 31 is formed in which the p-type is partially offset by the n-type.
  • the first semiconductor region 30 is formed as a p-type impurity-doped region by implanted p-type impurity ions.
  • silicide 35 is formed on gate electrode 29 by, for example, RTA (Rapid Thermal Annealing) treatment.
  • RTA Rapid Thermal Annealing
  • an interlayer insulating film 45 is formed, contacts are formed, and wiring is formed.
  • a resist mask 55 is formed on the first main surface 10.
  • the resist mask 55 has an opening 56 corresponding to a region where the second semiconductor region 31 is to be formed and a region where the n-type back gate region 44 is to be formed.
  • N-type impurity ions are implanted into gate electrode 29 and n-type well 37 through resist mask 55 .
  • the gate electrode 29 is divided into a second semiconductor region 31 to which n-type impurity ions are added and a first semiconductor region 30 to which no impurity ions are added.
  • an n-type back gate region 44 is formed in the n-type well 37.
  • a resist mask 57 that covers the second semiconductor region 31 and the n-type back gate region 44 is formed on the first main surface 10.
  • P-type impurity ions are implanted into gate electrode 29 and n-type well 37 through resist mask 57 .
  • p-type source region 38p and p-type drain region 39p are formed in a self-aligned manner with respect to gate electrode 29.
  • a p-type impurity-doped region is formed by implanting p-type impurity ions.
  • the second semiconductor region 31 is covered with the resist mask 57, the n-type state due to the previously implanted n-type impurity ions is maintained.
  • silicide 35 is formed on gate electrode 29 by, for example, RTA (Rapid Thermal Annealing) processing.
  • RTA Rapid Thermal Annealing
  • an interlayer insulating film 45 is formed, contacts are formed, and wiring is formed.
  • a resist mask 58 is formed on the first main surface 10.
  • the resist mask 58 has an opening 59 corresponding to the region where the n-type back gate region 44 is to be formed.
  • N-type impurity ions are implanted into the n-type well 37 through the resist mask 58 .
  • the resist mask 58 is formed to cover the entire gate electrode 29, both the first semiconductor region 30 and the second semiconductor region 31 of the gate electrode 29 are regions to which impurity ions are not added. be.
  • a resist mask 60 that covers the second semiconductor region 31 and the n-type back gate region 44 is formed on the first main surface 10.
  • P-type impurity ions are implanted into gate electrode 29 and n-type well 37 through resist mask 60 .
  • p-type source region 38p and p-type drain region 39p are formed in a self-aligned manner with respect to gate electrode 29.
  • a p-type impurity-doped region is formed by implanting p-type impurity ions.
  • the second semiconductor region 31 is covered with the resist mask 60, a state in which no impurity ions are added is maintained.
  • silicide 35 is formed on gate electrode 29 by, for example, RTA (Rapid Thermal Annealing) treatment.
  • RTA Rapid Thermal Annealing
  • an interlayer insulating film 45 is formed, contacts are formed, and wiring is formed.
  • the above-described semiconductor device 1 is obtained.
  • the gate electrode Twenty-nine second semiconductor regions 31 are formed. Thereby, the gate threshold voltage at the first end 14 and second end 15 of the p-side active region 13p can be made higher than that at the center portion 16 of the p-side active region 13p.
  • the first channel region 23 can be preferentially and stably formed when applying the gate voltage.
  • the hump phenomenon from occurring in the drain current-gate voltage (Ids-Vgs) characteristic.
  • This effect can also be achieved in the n-side active region 13n by applying the same structure as the p-side planar gate structure 22p to the n-side planar gate structure 22n.
  • a low breakdown voltage n-type channel transistor 6n structure corresponding to a p-type source region 38p, a p-type drain region 39p, a source contact 46, a drain contact 47, and a gate contact 48 is shown as an n-type source region 38n, an n-type Shown are drain region 39n, source contact 46n, drain contact 47n and gate contact 48n.
  • FIG. 11 is a schematic plan view of a semiconductor device 1 according to another embodiment of the present disclosure.
  • FIG. 12 is a diagram showing a cross section taken along line XII-XII in FIG. 11.
  • FIG. 13 is a diagram showing a cross section taken along line XIII-XIII in FIG. 11.
  • a recess 32 that completely surrounds each of the p-side active region 13p and the n-side active region 13n is indicated by a broken line.
  • a p-type well 62 for a low breakdown voltage n-type channel transistor 6n is formed in the surface layer of epitaxial layer 9.
  • the impurity concentration of the p-type well 62 is higher than the impurity concentration of the epitaxial layer 9, and may be, for example, 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
  • a low breakdown voltage n-type channel transistor 6n is formed within this p-type well 62.
  • a p-type back gate region 63 is formed in the surface layer of the p-type well 62 .
  • P-type back gate region 63 is electrically connected to p-type well 62. In FIG. 11, the p-type back gate region 63 is omitted.
  • a pair of p-type source region 38p and p-type drain region 39p are formed in the surface layer portion of n-type well 37 with an interval between them.
  • the p-type source region 38p and the p-type drain region 39p extend parallel to each other along the first direction X.
  • the p-type source region 38p and the p-type drain region 39p may be formed in a rectangular shape of the same size and long along the first direction X in plan view.
  • a pair of n-type source regions 38n and n-type drain regions 39n are formed in the surface layer of the p-type well 62 with an interval between them.
  • the n-type source region 38n and the n-type drain region 39n extend parallel to each other along the first direction X.
  • the n-type source region 38n and the n-type drain region 39n may be formed in a rectangular shape of the same size and long along the first direction X in plan view.
  • the gate main body portion 25 is formed into a single straight line extending along the first direction X.
  • a p-type source region 38p is arranged on one side of the gate body portion 25 of the p-side planar gate structure 22p, and a p-type drain region 39p is arranged on the other side.
  • an n-type source region 38n is arranged on one side of the gate body portion 25 of the n-side planar gate structure 22n, and an n-type drain region 39n is arranged on the other side.
  • the first channel region 23, second channel region 24, p-type source extension region 40, p-type drain extension region 41, and n-type source pocket implant region 42 of the low breakdown voltage p-type channel transistor 6p are shown.
  • a first channel region 23n, a second channel region 24n, an n-type source extension region 40n, and a low breakdown voltage n-type channel transistor 6n structure corresponding to the n-type drain pocket implant region 43, the source wiring 49, and the drain wiring 50, respectively.
  • An n-type drain extension region 41n, a p-type source pocket implant region 42n, a p-type drain pocket implant region 43n, a source wiring 49n, and a drain wiring 50n are shown.
  • FIG. 14 is a diagram showing the static characteristics of the low breakdown voltage p-type channel transistor 6p.
  • the broken line shows the characteristics when no measures are taken to form the second semiconductor region 31 in the gate electrode 29 as a structure facing the second channel region 24, and the solid line shows the characteristics when measures are taken to form the second semiconductor region 31.
  • the characteristics when Further, the plurality of characteristic curves show the characteristics when the back gate voltage BGV to the n-type back gate region 44 is set to 0V, -1V, -2V, -3V, -4V, and -5V, respectively.
  • FIG. 14 shows an example of the characteristics of the low voltage p-type channel transistor 6p. ) a similar decrease occurs.
  • the cause of the hump is that a thin film portion 34 (see FIG. 6) corresponding to the depression 32 is formed in the gate oxide film, and partial conduction occurs in this thin film portion 34.
  • the first channel region 23 can be formed preferentially and stably, so that hump can be suppressed. As a result, good static characteristics can be achieved even if the back gate voltage is increased.
  • the n-type region may be replaced with a p-type region
  • the p-type region may be replaced with an n-type region
  • a semiconductor device comprising: 2 semiconductor regions.
  • Appendix 1-2 The semiconductor device according to Appendix 1-1, wherein the second semiconductor region has an impurity concentration different from that of the first semiconductor region.
  • the first semiconductor region includes a region doped with either an n-type impurity or a p-type impurity
  • Appendix 1-4 The semiconductor device according to appendix 1-3, wherein the second semiconductor region is a region in which at least a portion of the conductivity type of the first semiconductor region is offset by an opposite conductivity type.
  • the first semiconductor region includes an impurity doped region, The semiconductor device according to Appendix 1-1 or 1-2, wherein the second semiconductor region is an impurity-free region.
  • the trench insulation structure includes a trench formed in the main surface and an insulator embedded in the main surface so as to expose an open end of the trench, according to any one of Supplementary notes 1-1 to 1-8.
  • the trench insulation structure includes a divot recessed toward the bottom wall of the trench so as to expose the open end of the trench at the upper end of the insulator;
  • the trench insulation structure includes an element isolation portion defining an active region on the main surface, the polysilicon gate extends across the active area in a first direction; Supplementary notes 1-1 to 1-10, including a source region and a drain region formed in a surface layer portion of the main surface and separated from each other across the polysilicon gate in a second direction intersecting the first direction.
  • Supplementary notes 1-1 to 1-10 including a source region and a drain region formed in a surface layer portion of the main surface and separated from each other across the polysilicon gate in a second direction intersecting the first direction.
  • Appendix 1-12 The semiconductor device according to appendix 1-11, wherein the active region includes a low breakdown voltage active region in which a low breakdown voltage element having a rated voltage of 1.0 V or more and 4.0 V or less is formed.
  • Appendix 1-13 The semiconductor device according to appendix 1-11 or appendix 1-12, wherein the active region includes a medium-voltage active region in which a medium-voltage element having a rated voltage of 4.0 V or more and 7.0 V or less is formed.

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Abstract

半導体装置（1）は、主面（10）を有するチップ（9）と、前記主面に形成されたトレンチ絶縁構造（17）と、前記トレンチ絶縁構造に接続されるように前記主面を被覆するゲート絶縁膜（28）と、前記トレンチ絶縁構造および前記ゲート絶縁膜を被覆するポリシリコンゲート（29）と、前記ポリシリコンゲートのうち前記ゲート絶縁膜を被覆する部分に形成され、相対的に低い絶対値からなる第１閾値電圧を有する第１半導体領域（30）と、前記ポリシリコンゲートのうち前記ゲート絶縁膜および前記トレンチ絶縁構造の間の境界部を被覆する部分に形成され、前記第１閾値電圧よりも相対的に高い絶対値からなる第２閾値電圧を有する第２半導体領域（31）とを含む。

Description

半導体装置 関連出願
　本出願は、２０２２年３月３１日に日本国特許庁に提出された特願２０２２－０６１１５７号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置に関する。
　たとえば、特許文献１は、浅溝分離（ＳＴＩ）構造のディボットの形成を制限する方法を開示している。特許文献１の方法は、シリコン領域に形成されたトレンチに堆積された酸化物を設けるステップと、シリコン領域の上層を酸化してシリコン領域の上面に熱酸化物層を形成するステップと、熱酸化物を堆積された酸化物に対して選択的にエッチングするステップとを含む。
特表２００５－５１００８０号公報
　本開示の一実施形態は、ドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる半導体装置を提供する。
　本開示の一実施形態に係る半導体装置は、主面を有するチップと、前記主面に形成されたトレンチ絶縁構造と、前記トレンチ絶縁構造に接続されるように前記主面を被覆するゲート絶縁膜と、前記トレンチ絶縁構造および前記ゲート絶縁膜を被覆するポリシリコンゲートと、前記ポリシリコンゲートのうち前記ゲート絶縁膜を被覆する部分に形成され、相対的に低い絶対値からなる第１閾値電圧を有する第１半導体領域と、前記ポリシリコンゲートのうち前記ゲート絶縁膜および前記トレンチ絶縁構造の間の境界部を被覆する部分に形成され、前記第１閾値電圧よりも相対的に高い絶対値からなる第２閾値電圧を有する第２半導体領域とを含む。
図１は、本開示の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１のＩＩ－ＩＩ線における断面を示す図である。 図３は、図１のＩＩＩ－ＩＩＩ線における断面を示す図である。 図４は、図１のＩＶ－ＩＶ線における断面を示す図である。 図５は、図１のＶ－Ｖ線における断面を示す図である。 図６は、図４の二点鎖線ＶＩで囲まれた部分の拡大図である。 図７Ａは、前記半導体装置の製造工程の一部を示す図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図７Ｅは、図７Ｄの次の工程を示す図である。 図８Ａは、ゲート電極の形成に関連する工程（第１パターン）を示す図である。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図９Ａは、ゲート電極の形成に関連する工程（第２パターン）を示す図である。 図９Ｂは、図９Ａの次の工程を示す図である。 図９Ｃは、図９Ｂの次の工程を示す図である。 図１０Ａは、ゲート電極の形成に関連する工程（第３パターン）を示す図である。 図１０Ｂは、図１０Ａの次の工程を示す図である。 図１０Ｃは、図１０Ｂの次の工程を示す図である。 図１１は、本開示の他の実施形態に係る半導体装置の模式的な平面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ線における断面を示す図である。 図１３は、図１１のＸＩＩＩ－ＸＩＩＩ線における断面を示す図である。 図１４は、低耐圧ｐ型チャネルトランジスタの静特性を示す図である。
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
　以下では、各トランジスタにおいてゲート電極２９が延びる方向が第１方向Ｘと定義され、各トランジスタにおいてソース領域とドレイン領域との対向方向が第２方向Ｙと定義され、半導体基板２の厚さ方向が第３方向Ｚと定義されている。なお、第１方向Ｘ、第２方向Ｙおよび第３方向Ｚの定義は、これに限らない。たとえば、複数のトランジスタの配列方向を第１方向Ｘと定義してもよいし、当該配列方向に直交する方向を第２方向Ｙと定義してもよい。
［半導体装置１の概要］
　図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。図１を参照して、半導体装置１は、たとえば、共通の半導体基板２上に複数の素子が搭載された複合素子であり、ＣＭＯＳエリア３を含む。ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４が形成されている。図１では示されていないが、半導体基板２には、ＣＭＯＳエリア３以外に、たとえば、ＤＭＯＳトランジスタが形成されたＤＭＯＳエリア、バイポーラトランジスタが形成されたバイポーラエリア、抵抗素子、キャパシタ等の受動素子が形成された受動素子エリア等が形成されていてもよい。
　ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４として、たとえば、低耐圧ＣＭＯＳトランジスタ５、中耐圧ＣＭＯＳトランジスタ、および高耐圧トランジスタが形成されていてもよい。低耐圧ＣＭＯＳトランジスタ５は、たとえば、１．０Ｖ以上４．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。中耐圧ＣＭＯＳトランジスタは、たとえば、４．０Ｖ以上７．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。高耐圧ＣＭＯＳトランジスタは、たとえば、７Ｖ以上６０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。定格電圧は、各ＣＭＯＳトランジスタのソース－ドレイン間に印加される電圧の最大許容値の範囲で定義してもよい。また、各ＣＭＯＳトランジスタの定格電圧は、各ＣＭＯＳトランジスタ４の耐圧と言い換えてもよい。
　以下では、低耐圧ＣＭＯＳトランジスタ５の構造、特に低耐圧ｐ型チャネルトランジスタ６ｐの構造について詳しく説明するが、低耐圧ｐ型チャネルトランジスタ６ｐのゲート電極２９の構造は、低耐圧ｎ型チャネルトランジスタ６ｎ、中耐圧ＣＭＯＳトランジスタおよび高耐圧ＣＭＯＳトランジスタにも適用することができる。
［低耐圧ｐ型チャネルトランジスタ６ｐの構造］
　図２は、図１のＩＩ－ＩＩ線における断面を示す図である。図３は、図１のＩＩＩ－ＩＩＩ線における断面を示す図である。図４は、図１のＩＶ－ＩＶ線における断面を示す図である。図５は、図１のＶ－Ｖ線における断面を示す図である。図６は、図４の二点鎖線ＶＩで囲まれた部分の拡大図である。
　図１を参照して、低耐圧ＣＭＯＳトランジスタ５は、低耐圧ｐ型チャネルトランジスタ６ｐと、低耐圧ｎ型チャネルトランジスタ６ｎとを含む。低耐圧ｐ型チャネルトランジスタ６ｐおよび低耐圧ｎ型チャネルトランジスタ６ｎは、共通の半導体基板２上に形成されている。半導体基板２は、この実施形態では、ｐ型のシリコン基板であってもよい。半導体基板２の不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。半導体基板２は、第１主面７およびその反対側の第２主面８を有している。第１主面７および第２主面８は、それぞれ、半導体基板２の表面および裏面と言い換えてもよい。なお、本願の図面中の「ｐ＋」、「ｐ－」、「ｎ＋」、「ｎ」および「ｎ－」の表示は、ｐ型不純物またはｎ型不純物を含有する各不純物領域（半導体領域）の相対的な大小関係を便宜的に示しているに過ぎず、特定の範囲の不純物濃度を定義するものではない。
　半導体基板２上には、エピタキシャル層９が形成されている。エピタキシャル層９は、この実施形態では、ｎ型のシリコン半導体層であってもよい。エピタキシャル層９の不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。エピタキシャル層９は、第１主面１０およびその反対側の第２主面１１を有していてもよい。第１主面１０および第２主面１１は、それぞれ、エピタキシャル層９の表面および裏面と言い換えてもよい。エピタキシャル層９の第２主面１１は、半導体基板２の第１主面７との接合面であってもよい。
　エピタキシャル層９には、エピタキシャル層９の第１主面１０上の領域を複数のアクティブ領域に区画する素子分離部１２が形成されている。図１を参照して、素子分離部１２は、エピタキシャル層９の第１主面１０に、低耐圧ＣＭＯＳトランジスタ５用のＬＶ－アクティブ領域１３を区画している。ＬＶ－アクティブ領域１３は、さらに、低耐圧ｐ型チャネルトランジスタ６ｐ用のｐ側アクティブ領域１３ｐと、低耐圧ｎ型チャネルトランジスタ６ｎ用のｎ側アクティブ領域１３ｎとに区画されている。ｐ側アクティブ領域１３ｐとｎ側アクティブ領域１３ｎは、第２方向Ｙにおいて、素子分離部１２を隔てて隣接している。また、ｐ側アクティブ領域１３ｐおよびｎ側アクティブ領域１３ｎは、第１主面１０の法線方向から見た平面視において、第１方向Ｘに沿って長い同じ大きさの長方形状に形成されていてもよい。
　図４および図５を参照して、ｐ側アクティブ領域１３ｐは、第１方向Ｘにおいて、一方側の第１端部１４、その反対側の第２端部１５、および第１端部１４と第２端部１５との間の中央部１６を有していてもよい。第１端部１４および第２端部１５と中央部１６との間に明確な境界はなくてもよい。たとえば、ｐ側アクティブ領域１３ｐと素子分離部１２との境界から第１方向Ｘにおける内側に向かって０．１μｍ以上２．０μｍ以下までの範囲が第１端部１４および第２端部１５であり、それ以外の部分が中央部１６であってもよい。
　素子分離部１２は、この実施形態では、エピタキシャル層９に形成されたトレンチ１７と、トレンチ１７に埋め込まれた埋め込み絶縁体１８とを含む。
　トレンチ１７は、側面１９および底面２０を有している。トレンチ１７の側面１９は、図２～図５に示すようにエピタキシャル層９の第１主面１０に対して直交する面であってもよいし、図６に示すようにエピタキシャル層９の第１主面１０に対して傾斜する面であってもよい。図６の場合、トレンチ１７は、断面視において、第３方向Ｚにおいて第１主面１０から底面２０に向かうに従って幅が狭くなるテーパ形状を有していてもよい。
　埋め込み絶縁体１８は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。この実施形態では、埋め込み絶縁体１８は、酸化シリコンからなる。埋め込み絶縁体１８は、トレンチ１７の開口端２１を露出させている。また、素子分離部１２は、一般的な名称として、ＳＴＩ（Shallow Trench Isolation）と称してもよい。
　図１～図５を参照して、ｐ側アクティブ領域１３ｐにおいて、エピタキシャル層９の第１主面１０には、ｐ側プレーナゲート構造２２ｐが形成されている。ｐ側プレーナゲート構造２２ｐは、第１チャネル領域２３および第２チャネル領域２４（後述）を被覆するように第１主面１０の上に形成されている。ｐ側プレーナゲート構造２２ｐは、第１チャネル領域２３および第２チャネル領域２４のオンオフを制御するゲート本体部２５と、電圧の供給を受けるゲートコンタクト部２６とを一体的に含む。
　図１を参照して、ゲート本体部２５は、第１方向Ｘに沿って平行に延びる一対のゲート本体部２５を含む。一対のゲート本体部２５は、ｐ側アクティブ領域１３ｐと素子分離部１２との境界を横切るように形成され、素子分離部１２上に形成された両端部を有していてもよい。各ゲート本体部２５は、第１方向Ｘに沿って長手な形状に形成されている。
　ゲートコンタクト部２６は、素子分離部１２上に形成され、素子分離部１２上でゲート本体部２５に接続されている。ゲートコンタクト部２６は、一対のゲート本体部２５の長手方向両端部に１つずつ形成されている。ゲートコンタクト部２６は、一対のゲート本体部２５を横切る方向（第２方向Ｙに沿う方向）に沿って長手な形状に形成されている。これにより、ｐ側プレーナゲート構造２２ｐは、図１に示すように平面視略四角環状に形成されており、その中央部１６にゲート開口２７を有している。ゲート開口２７は、平面視略楕円形状に形成されている。ゲート開口２７の長手方向両端は、図１に示すようにｐ側アクティブ領域１３ｐ内に形成されていてもよいし、素子分離部１２上に形成されていてもよい。
　ｐ側プレーナゲート構造２２ｐは、第１主面１０側からこの順に積層されたゲート絶縁膜２８およびゲート電極２９を含む。ゲート絶縁膜２８は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜２８は、エピタキシャル層９の酸化物からなる酸化シリコン膜を含むことが好ましい。ゲート電極２９は、導電性ポリシリコンを含むことが好ましい。
　ゲート電極２９は、この実施形態では、第１半導体領域３０と、第２半導体領域３１とを含む。第１半導体領域３０および第２半導体領域３１は、ゲート電極２９の上面から下面に至るまでゲート電極２９の厚さ方向に延びる境界によって区別されている。たとえば、以下の第１パターン、第２パターンおよび第３パターンのように異なった性質を有している。
　第１パターンでは、第１半導体領域３０が、ｎ型不純物およびｐ型不純物のいずれか一方が添加された領域からなり、第２半導体領域３１が、ｎ型不純物およびｐ型不純物の双方が添加された領域からなっていてもよい。より具体的には、第２半導体領域３１は、第１半導体領域３０の導電型の少なくとも一部を反対の導電型によって相殺した領域からなっていてもよい。この実施形態では、第１半導体領域３０は、ｐ型不純物が添加された領域からなり、第２半導体領域３１は、ｐ型の一部をｎ型によって相殺した領域である。
　第１半導体領域３０が含有するｐ型不純物は、たとえば、ボロン（Ｂ）およびアルミニウム（Ａｌ）の少なくとも一種であってもよい。第２半導体領域３１が含有するｐ型不純物は、たとえば、ボロン（Ｂ）およびアルミニウム（Ａｌ）の少なくとも一種であり、ｎ型不純物は、たとえば、リン(Ｐ)、ヒ素(Ａｓ)、アンチモン(Ｓｂ)の少なくとも一種であってもよい。第１半導体領域３０および第２半導体領域３１の不純物濃度は互いに異なる。たとえば、第１半導体領域３０の不純物濃度が、第２半導体不純物濃度よりも高くてもよい。たとえば、第１半導体領域３０の不純物濃度は１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であり、第２半導体領域３１の不純物濃度は１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　第２パターンでは、第１半導体領域３０および第２半導体領域３１は、互いに異なる導電型を有していてもよい。この実施形態では、第１半導体領域３０はｐ型であり、第２半導体領域３１はｎ型であってもよい。第１半導体領域３０が含有するｐ型不純物は、たとえば、ボロン（Ｂ）およびアルミニウム（Ａｌ）の少なくとも一種であってもよい。第２半導体領域３１が含有するｎ型不純物は、たとえば、リン(Ｐ)、ヒ素(Ａｓ)、アンチモン(Ｓｂ)の少なくとも一種であってもよい。第１半導体領域３０および第２半導体領域３１の不純物濃度は互いに異なる。たとえば、第１半導体領域３０の不純物濃度は１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であり、第２半導体領域３１の不純物濃度は１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　第３パターンでは、第１半導体領域３０は、不純物添加領域からなり、第２半導体領域３１は、不純物無添加領域からなっていてもよい。第１半導体領域３０の導電型は、ｎ型およびｐ型のどちらでもよいが、この実施形態では、ｐ型である。第１半導体領域３０が含有するｐ型不純物は、たとえば、ボロン（Ｂ）およびアルミニウム（Ａｌ）の少なくとも一種であってもよい。第１半導体領域３０および第２半導体領域３１の不純物濃度は互いに異なる。たとえば、第１半導体領域３０の不純物濃度は１．０×１０１７ｃｍ－３以上１．０×１０２１ｃｍ－３以下であり、第２半導体領域３１の不純物濃度は１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
　上記の第１～第３パターンのように区別された第１半導体領域３０および第２半導体領域３１を有することによって、ゲート電極２９は、第１半導体領域３０および第２半導体領域３１にそれぞれ対向する領域ごとに互いに異なる閾値電圧を提供する。たとえば、第１半導体領域３０に対向するチャネル領域（第１チャネル領域２３）に第１閾値電圧を提供し、第２半導体領域３１に対向するチャネル領域（第２チャネル領域２４）に第２閾値電圧を提供する。第１閾値電圧および第２閾値電圧を比較すると、第２閾値電圧は、第１閾値電圧よりも相対的に高い絶対値からなる。
　ここで、図６を参照して、ｐ側アクティブ領域１３ｐの第１端部１４および第２端部１５におけるゲート電極２９の断面構造について詳細に説明する。図６では、第１端部１４および第２端部１５のうち第１端部１４における構造を一例として示すが、第１端部１４の構造は、第２端部１５にも適用することができる。
　ｐ側アクティブ領域１３ｐの第１端部１４の近傍において埋め込み絶縁体１８には、窪み３２が選択的に形成されている。窪み３２は、後述するゲート絶縁膜２８の形成のための熱酸化工程前に、その都度行われる洗浄処理（フッ酸液によるライトエッチング等）等に起因して発生する窪み３２であり、ディボットと称してもよい。この窪み３２は、ｐ側アクティブ領域１３ｐを取り囲むように、ｐ側アクティブ領域１３ｐの周囲全体に亘って連続的に形成されていてもよい。
　ゲート絶縁膜２８は、この窪み３２内において埋め込み絶縁体１８に一体的に接続されるようにトレンチ１７の開口端２１を被覆している。窪み３２近傍の埋め込み絶縁体１８とゲート絶縁膜２８との境界部３３において、ゲート絶縁膜２８には顕著な薄膜部３４が生じる。たとえば、中央部１６におけるゲート絶縁膜２８の厚さＴ１が５０Å以上２５０Å以下であり、薄膜部３４の厚さＴ２は、中央部１６のゲート絶縁膜２８の厚さＴ１よりも小さい。この薄膜部３４は、リークの原因となり、ゲート絶縁膜２８の耐圧の低下を招く。また、この薄膜部３４は、部分的に低閾値の領域を形成することになるから、低耐圧ｐ型チャネルトランジスタ６ｐの静特性の悪化（閾値が不安定になる等）を招く。そこで、この実施形態では、当該静特性の悪化が生じない構造を提供する。より具体的には、前述の第２半導体領域３１が形成されたゲート電極２９の構造である。
　図６を参照して、ゲート電極２９の第２半導体領域３１は、境界部３３および埋め込み絶縁体１８の窪み３２を覆っており、窪み３２に埋め込まれた埋め込み部６１を含んでいてもよい。これにより、第２半導体領域３１は、ｐ側アクティブ領域１３ｐの第１端部１４において、境界部３３に対して素子分離部１２側およびｐ側アクティブ領域１３ｐ側の両側に跨っている。
　図１を参照して、第２半導体領域３１は、素子分離部１２上のゲートコンタクト部２６において、ゲートコンタクト部２６の長手方向に沿って形成され、一対のゲート本体部２５に跨っていてもよい。また、第２半導体領域３１は、ゲート電極２９の外周縁および内周縁（ゲート開口２７の周縁）のそれぞれから間隔を空けて、ゲート電極２９の内方領域に形成されている、これにより、第２半導体領域３１は、平面視において第１半導体領域３０によって取り囲まれている。つまり、ゲート電極２９では、大部分が第１半導体領域３０で形成され、境界部３３の近傍に選択的に第２半導体領域３１が形成されている。
　図２～図５を参照して、ゲート電極２９の上面側の表層部には、シリサイド３５が形成されている。シリサイド３５は、ゲート電極２９の全体にわたって一体的に形成されており、第１半導体領域３０および第２半導体領域３１の双方に存在している。
　ゲート電極２９の周囲には、サイドウォール３６が形成されている。サイドウォール３６は、ゲート電極２９の側面を覆うように、ゲート電極２９の周囲全体にわたって連続的に形成されている。サイドウォール３６は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。
　図２～図５を参照して、エピタキシャル層９の表層部には、低耐圧ｐ型チャネルトランジスタ６ｐ用のｎ型ウェル３７が形成されている。ｎ型ウェル３７の不純物濃度は、エピタキシャル層９の不純物濃度よりも高く、たとえば、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。このｎ型ウェル３７内に低耐圧ｐ型チャネルトランジスタ６ｐが形成されている。
　ｎ型ウェル３７の表層部には、間隔を開けてｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐが形成されている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐの不純物濃度は、ｎ型ウェル３７の不純物濃度よりも高く、たとえば、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　図１を参照して、この実施形態では、ｐ型ドレイン領域３９ｐを挟むように、ｐ型ドレイン領域３９ｐの第２方向Ｙにおける両側に１つずつｐ型ソース領域３８ｐが形成されている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、第１方向Ｘに沿って長手な形状に形成されている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、第１方向Ｘに沿って互いに平行に延びている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、第１方向Ｘにおいて、ｐ側アクティブ領域１３ｐの第１端部１４から中央部１６を介して第２端部１５まで連続的に延びている。図２および図３を参照して、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、サイドウォール３６に対して自己整合的に形成されている。
　ｐ側アクティブ領域１３ｐにはさらに、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐのそれぞれから第２方向Ｙに沿って一体的に延びるｐ型ソースエクステンション領域４０およびｐ型ドレインエクステンション領域４１が形成されている。ｐ型ソースエクステンション領域４０およびｐ型ドレインエクステンション領域４１の不純物濃度は、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐの不純物濃度よりも低く、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。図２および図３を参照して、ｐ型ソースエクステンション領域４０およびｐ型ドレインエクステンション領域４１は、ゲート電極２９に対して自己整合的に形成されている。
　ｐ側アクティブ領域１３ｐにはさらに、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐのそれぞれから第２方向Ｙに沿って一体的に延びるｎ型ソースポケットインプラ領域４２およびｎ型ドレインポケットインプラ領域４３が形成されている。ｎ型ソースポケットインプラ領域４２およびｎ型ドレインポケットインプラ領域４３の不純物濃度は、ｎ型ウェル３７よりも高く、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。図２および図３を参照して、ｎ型ソースポケットインプラ領域４２およびｎ型ドレインポケットインプラ領域４３は、サイドウォール３６とゲート電極２９と境界を第２方向Ｙに沿って横切り、ゲート絶縁膜２８を挟んでゲート電極２９に対向している。
　ｎ型ソースポケットインプラ領域４２およびｎ型ドレインポケットインプラ領域４３は、それぞれ、ｐ型ソースエクステンション領域４０およびｐ型ドレインエクステンション領域４１の底部および側部を覆っている。図４を参照して、ｎ型ドレインポケットインプラ領域４３は、第１方向Ｘに沿って連続的に延びている。なお、図示は省略するが、ｎ型ソースポケットインプラ領域４２も同様に、第１方向Ｘに沿って連続的に延びている。
　図２を参照して、ｐ側アクティブ領域１３ｐの中央部１６において、ｎ型ソースポケットインプラ領域４２とｎ型ドレインポケットインプラ領域４３との間に挟まれた領域は、ｎ型ウェル３７の一部で形成された第１チャネル領域２３である。第１チャネル領域２３には、ゲート絶縁膜２８を挟んでゲート電極２９の第１半導体領域３０が全体にわたって対向している。
　一方、図３を参照して、ｐ側アクティブ領域１３ｐの第１端部１４において、ｎ型ソースポケットインプラ領域４２とｎ型ドレインポケットインプラ領域４３との間に挟まれた領域は、ｎ型ウェル３７の一部で形成された第２チャネル領域２４である。第２チャネル領域２４には、ゲート絶縁膜２８を挟んでゲート電極２９の第２半導体領域３１が全体にわたって対向している。図示は省略するが、ｐ側アクティブ領域１３ｐの第２端部１５においても同様に、第２チャネル領域２４が形成されている。
　なお、ｐ型ソース領域３８ｐおよびｐ型ソースエクステンション領域４０は、いずれもｐ型であり一体的なｐ型不純物領域であるため、これらを総称して単にｐ型ソース領域３８ｐと称してもよい。同様に、ｐ型ドレイン領域３９ｐおよびｐ型ドレインエクステンション領域４１は、いずれもｐ型であり一体的なｐ型不純物領域であるため、これらを総称して単にｐ型ドレイン領域３９ｐと称してもよい。
　また、ｐ型ソース領域３８ｐからゲート電極２９の下方へ延びるｐ型ソースエクステンション領域４０およびｎ型ソースポケットインプラ領域４２を総称して、ｐ側ソースＬＤＤ（Lightly Doped Drain）領域と称してもよい。同様に、ｐ型ドレイン領域３９ｐからゲート電極２９の下方へ延びるｐ型ドレインエクステンション領域４１およびｎ型ドレインポケットインプラ領域４３を総称して、は、ｐ側ドレインＬＤＤ（Lightly Doped Drain）領域と称してもよい。
　ｎ型ウェル３７の表層部には、ｎ型バックゲート領域４４が形成されている。ｎ型バックゲート領域４４は、ｎ型ウェル３７に電気的に接続されている。図１では、ｎ型バックゲート領域４４は省略されている。
　エピタキシャル層９の第１主面１０には、層間絶縁膜４５が形成されている。層間絶縁膜４５は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。この実施形態では、層間絶縁膜４５は、酸化シリコンからなる。
　層間絶縁膜４５には、ソースコンタクト４６、ドレインコンタクト４７およびゲートコンタクト４８が形成されている。これらのコンタクトは、層間絶縁膜４５に埋め込まれている。コンタクトは、たとえば、タングステン（Ｗ）等の金属材料であってもよい。図１を参照して、ソースコンタクト４６およびドレインコンタクト４７は、それぞれ、第１方向Ｘに沿って互いに間隔を空けて複数形成されている。ゲートコンタクト４８は、第２方向Ｙに沿って互いに間隔を空けて複数形成されている。
　層間絶縁膜４５上には、ソース配線４９、ドレイン配線５０およびゲート配線５１が形成されている。配線は、たとえば、アルミニウム（Ａｌ）等の金属材料であってもよい。ソース配線４９は、ソースコンタクト４６を介してｐ型ソース領域３８ｐに電気的に接続されている。ドレイン配線５０は、ドレインコンタクト４７を介してｐ型ドレイン領域３９ｐに電気的に接続されている。ゲート配線５１は、ゲートコンタクト４８を介してゲート電極２９（ゲートコンタクト部２６）に電気的に接続されている。ゲート電極２９におけるゲートコンタクト４８との接続部分は、第１半導体領域３０であることが好ましい。
［半導体装置１の製造方法］
　図７Ａ～図７Ｅは、半導体装置１の製造工程の一部を工程順に示す図である。図８Ａ～図８Ｃは、ゲート電極２９の形成に関連する工程（第１パターン）を示す図である。図９Ａ～図９Ｃは、ゲート電極２９の形成に関連する工程（第２パターン）を示す図である。図１０Ａ～図１０Ｃは、ゲート電極２９の形成に関連する工程（第３パターン）を示す図である。以下では、まず図７Ａ～図７Ｅを参照して、第１～第３パターンに共通する構造の製造工程を説明する。次に、第１～第３パターンの製造工程を個別に説明する。
　図７Ａを参照して、半導体装置１を製造するには、たとえば、ｐ型の半導体基板２上に、ｎ型のエピタキシャル層９が成長させられる。具体的には、ｎ型不純物（たとえばリン）を添加しながら、シリコン結晶がエピタキシャル成長させられる。エピタキシャル層９の厚さは、たとえば、０μｍ以上２０μｍ以下であってもよい。次に、素子分離部１２が形成される。具体的には、たとえば窒化シリコン膜（ＳｉＮ）等の絶縁膜からなるハードマスクが、エピタキシャル層９の第１主面１０上に形成される。ハードマスクは、素子分離部１２を形成すべき領域に対応する開口を有している。次に、当該ハードマスクを用いた反応性イオンエッチング（ＲＩＥ）によって、エピタキシャル層９が選択的にエッチングされる。これにより、トレンチ１７が形成される。次に、たとえば、ＣＶＤ（化学的気相成長）法によって、エピタキシャル層９の第１主面１０の全面に絶縁材料が形成され、その後、ＣＭＰ（化学的機械的研磨）法によって平坦化処理が行われる。これにより、埋め込み絶縁体１８が形成される。
　次に、図７Ｂを参照して、ｎ型ウェル３７等の形成のための不純物イオン注入工程および不純物イオン拡散工程等が行われる。具体的には、ｎ型ウェル３７等の形成領域にｎ型不純物イオンが注入される。たとえば、この不純物イオン注入工程および不純物イオン拡散工程等では、その都度、エピタキシャル層９は、フッ酸を用いた洗浄（ライトエッチング）処理を受ける。そのため、埋め込み絶縁体１８（酸化シリコン膜）の膜減りが起こるのであるが、この膜減りは、等方的に進行し、かつエピタキシャル層９はフッ酸に不溶である。そのため、ゲート絶縁膜２８が形成されるまでには、図６に示すように、埋め込み絶縁体１８の角部はトレンチ１７の上端縁部よりも内方に後退してしまい、アクティブ領域（この実施形態では、ｐ側アクティブ領域１３ｐ）との境界部３３に窪み３２が形成されることになる。
　次に、図７Ｃを参照して、ゲート絶縁膜２８が形成された後、ゲート電極２９が形成される。この段階では、ゲート電極２９に不純物イオンを注入しなくてもよい。つまり、不純物が無添加のゲート電極２９が形成されてもよい。
　次に、図７Ｄを参照して、ｐ側ソースＬＤＤ領域およびｐ側ドレインＬＤＤ領域の形成のためのイオン注入が行われる。具体的には、ｎ型ソースポケットインプラ領域４２およびｎ型ドレインポケットインプラ領域４３用のｎ型イオン注入工程が行われ、続いて、ｐ型ソースエクステンション領域４０およびｐ型ドレインエクステンション領域４１用のｐ型イオン注入工程が行われる。次に、図７Ｅを参照して、ゲート電極２９の周囲にサイドウォール３６が形成される。
　次に、図８Ａ～図８Ｃ、図９Ａ～図９Ｃおよび図１０Ａ～図１０Ｃの工程を経ることによって、それぞれ、第１パターン、第２パターンおよび第３パターンのゲート電極２９が形成される。
　第１パターンに関して、図８Ａを参照して、第１主面１０上にレジストマスク５２が形成される。レジストマスク５２は、第２半導体領域３１を形成すべき領域およびｎ型バックゲート領域４４を形成すべき領域に対応する開口５３を有している。レジストマスク５２を介して、ゲート電極２９およびｎ型ウェル３７にｎ型不純物イオンが注入される。これにより、ゲート電極２９は、ｎ型不純物イオンが添加された第２半導体領域３１と、不純物イオンが無添加の第１半導体領域３０とに区分される。また、ｎ型ウェル３７にｎ型バックゲート領域４４が形成される。
　次に、図８Ｂを参照して、ｎ型バックゲート領域４４を被覆するレジストマスク５４が第１主面１０に形成される。レジストマスク５４を介して、ゲート電極２９およびｎ型ウェル３７にｐ型不純物イオンが注入される。これにより、ゲート電極２９に対して自己整合的に、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐが形成される。ゲート電極２９の第２半導体領域３１では、ｐ型不純物イオンが注入されるが、このｐ型が、先に注入したｎ型不純物イオンによって相殺される。これにより、ｐ型の一部をｎ型によって相殺した第２半導体領域３１が形成される。一方、第１半導体領域３０は、注入されたｐ型不純物イオンによって、ｐ型不純物が添加された領域として形成される。
　その後は、図８Ｃを参照して、たとえばＲＴＡ（Rapid Thermal Annealing）処理によってゲート電極２９にシリサイド３５が形成される。次に、層間絶縁膜４５が形成され、コンタクトが形成され、配線が形成される。以上の工程を経ることによって、前述の半導体装置１が得られる。
　第２パターンに関して、図９Ａを参照して、第１主面１０上にレジストマスク５５が形成される。レジストマスク５５は、第２半導体領域３１を形成すべき領域およびｎ型バックゲート領域４４を形成すべき領域に対応する開口５６を有している。レジストマスク５５を介して、ゲート電極２９およびｎ型ウェル３７にｎ型不純物イオンが注入される。これにより、ゲート電極２９は、ｎ型不純物イオンが添加された第２半導体領域３１と、不純物イオンが無添加の第１半導体領域３０とに区分される。また、ｎ型ウェル３７にｎ型バックゲート領域４４が形成される。
　次に、図９Ｂを参照して、第２半導体領域３１およびｎ型バックゲート領域４４を被覆するレジストマスク５７が第１主面１０に形成される。レジストマスク５７を介して、ゲート電極２９およびｎ型ウェル３７にｐ型不純物イオンが注入される。これにより、ゲート電極２９に対して自己整合的に、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐが形成される。ゲート電極２９の第１半導体領域３０では、ｐ型不純物イオンが注入されることによって、ｐ型不純物が添加された領域が形成される。一方、第２半導体領域３１はレジストマスク５７で被覆されているので、先に注入したｎ型不純物イオンによるｎ型が維持される。
　その後は、図９Ｃを参照して、たとえばＲＴＡ（Rapid Thermal Annealing）処理によってゲート電極２９にシリサイド３５が形成される。次に、層間絶縁膜４５が形成され、コンタクトが形成され、配線が形成される。以上の工程を経ることによって、前述の半導体装置１が得られる。
　第３パターンに関して、図１０Ａを参照して、第１主面１０上にレジストマスク５８が形成される。レジストマスク５８は、ｎ型バックゲート領域４４を形成すべき領域に対応する開口５９を有している。レジストマスク５８を介して、ｎ型ウェル３７にｎ型不純物イオンが注入される。この際、ゲート電極２９の全体を被覆するようにレジストマスク５８が形成されているので、ゲート電極２９の第１半導体領域３０および第２半導体領域３１は双方とも、不純物イオンが無添加の領域である。
　次に、図１０Ｂを参照して、第２半導体領域３１およびｎ型バックゲート領域４４を被覆するレジストマスク６０が第１主面１０に形成される。レジストマスク６０を介して、ゲート電極２９およびｎ型ウェル３７にｐ型不純物イオンが注入される。これにより、ゲート電極２９に対して自己整合的に、ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐが形成される。ゲート電極２９の第１半導体領域３０では、ｐ型不純物イオンが注入されることによって、ｐ型不純物が添加された領域が形成される。一方、第２半導体領域３１はレジストマスク６０で被覆されているので、不純物イオン無添加の状態が維持される。
　その後は、図１０Ｃを参照して、たとえばＲＴＡ（Rapid Thermal Annealing）処理によってゲート電極２９にシリサイド３５が形成される。次に、層間絶縁膜４５が形成され、コンタクトが形成され、配線が形成される。以上の工程を経ることによって、前述の半導体装置１が得られる。
［半導体装置１の効果］
　本開示に係る半導体装置１によれば、図４を参照して、ｐ側アクティブ領域１３ｐの第１端部１４および第２端部１５において、第２チャネル領域２４に対向するように、ゲート電極２９の第２半導体領域３１が形成されている。これにより、ｐ側アクティブ領域１３ｐの第１端部１４および第２端部１５でのゲート閾値電圧を、ｐ側アクティブ領域１３ｐの中央部１６に比べて高くすることができる。これにより、ゲート電圧の印加時に、第１チャネル領域２３を優先的かつ安定的に形成することができる。その結果、ドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる。この効果は、ｎ側アクティブ領域１３ｎにおいても、ｐ側プレーナゲート構造２２ｐと同じ構造をｎ側プレーナゲート構造２２ｎに適用することによって、達成することができる。
　図１では、ｐ型ソース領域３８ｐ、ｐ型ドレイン領域３９ｐ、ソースコンタクト４６、ドレインコンタクト４７およびゲートコンタクト４８に対応する低耐圧ｎ型チャネルトランジスタ６ｎ構造として、それぞれ、ｎ型ソース領域３８ｎ、ｎ型ドレイン領域３９ｎ、ソースコンタクト４６ｎ、ドレインコンタクト４７ｎおよびゲートコンタクト４８ｎが示されている。
　また、ゲート電極２９の第１半導体領域３０および第２半導体領域３１は、図８Ａ～図８Ｃ、図９Ａ～図９Ｃおよび図１０Ａ～図１０Ｃに示したように、ＣＭＯＳトランジスタ４の形成に必要な不純物領域の注入時に使用するレジストマスク５２，５４，５５，５７，５８，６０を利用して形成される。つまり、追加のレイヤーが必要ないので、既存の製造ラインで製造することができ、コストの上昇を抑えることもできる。
［半導体装置１の他の実施形態］
　図１１は、本開示の他の実施形態に係る半導体装置１の模式的な平面図である。図１２は、図１１のＸＩＩ－ＸＩＩ線における断面を示す図である。図１３は、図１１のＸＩＩＩ－ＸＩＩＩ線における断面を示す図である。以下、図１～図６を参照して構造に対応する構造については同一の参照符号を付して説明を省略する。図１１では、ｐ側アクティブ領域１３ｐおよびｎ側アクティブ領域１３ｎのそれぞれの周囲全体を取り囲む窪み３２が破線で示されている。
　図１１～図１３を参照して、エピタキシャル層９の表層部には、低耐圧ｎ型チャネルトランジスタ６ｎ用のｐ型ウェル６２が形成されている。ｐ型ウェル６２の不純物濃度は、エピタキシャル層９の不純物濃度よりも高く、たとえば、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。このｐ型ウェル６２内に低耐圧ｎ型チャネルトランジスタ６ｎが形成されている。ｐ型ウェル６２の表層部には、ｐ型バックゲート領域６３が形成されている。ｐ型バックゲート領域６３は、ｐ型ウェル６２に電気的に接続されている。図１１では、ｐ型バックゲート領域６３は省略されている。
　ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、ｎ型ウェル３７の表層部において、間隔を空けて一対形成されている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、第１方向Ｘに沿って互いに平行に延びている。ｐ型ソース領域３８ｐおよびｐ型ドレイン領域３９ｐは、平面視において、第１方向Ｘに沿って長い同じ大きさの長方形状に形成されていてもよい。
　ｎ型ソース領域３８ｎおよびｎ型ドレイン領域３９ｎは、ｐ型ウェル６２の表層部において、間隔を空けて一対形成されている。ｎ型ソース領域３８ｎおよびｎ型ドレイン領域３９ｎは、第１方向Ｘに沿って互いに平行に延びている。ｎ型ソース領域３８ｎおよびｎ型ドレイン領域３９ｎは、平面視において、第１方向Ｘに沿って長い同じ大きさの長方形状に形成されていてもよい。
　ｐ側プレーナゲート構造２２ｐおよびｎ側プレーナゲート構造２２ｎの双方において、ゲート本体部２５は、第１方向Ｘに沿って延びる一本の直線状に形成されている。第２方向Ｙにおいて、ｐ側プレーナゲート構造２２ｐのゲート本体部２５の一方側にｐ型ソース領域３８ｐが配置され、他方側にｐ型ドレイン領域３９ｐが配置されている。第２方向Ｙにおいて、ｎ側プレーナゲート構造２２ｎのゲート本体部２５の一方側にｎ型ソース領域３８ｎが配置され、他方側にｎ型ドレイン領域３９ｎが配置されている。
　また、図１２および図１３では、低耐圧ｐ型チャネルトランジスタ６ｐの第１チャネル領域２３、第２チャネル領域２４、ｐ型ソースエクステンション領域４０、ｐ型ドレインエクステンション領域４１、ｎ型ソースポケットインプラ領域４２、ｎ型ドレインポケットインプラ領域４３、ソース配線４９およびドレイン配線５０に対応する低耐圧ｎ型チャネルトランジスタ６ｎ構造として、それぞれ、第１チャネル領域２３ｎ、第２チャネル領域２４ｎ、ｎ型ソースエクステンション領域４０ｎ、ｎ型ドレインエクステンション領域４１ｎ、ｐ型ソースポケットインプラ領域４２ｎ、ｐ型ドレインポケットインプラ領域４３ｎ、ソース配線４９ｎおよびドレイン配線５０ｎが示されている。
　その他の構造は図１～図６の構造と同様であり、また、同様の効果を達成することもできる。
［ハンプ抑制の検証]
　図１４は、低耐圧ｐ型チャネルトランジスタ６ｐの静特性を示す図である。図１４では、ソース接地、ドレイン電圧Ｖｄｓ＝０．１Ｖのときにおける、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの変化が示されている。破線は、第２チャネル領域２４に対向する構造としてゲート電極２９に第２半導体領域３１を形成する対策をしなかった場合の特性を示し、実線は、第２半導体領域３１を形成する対策を施した場合の特性を示す。また、複数の特性曲線は、ｎ型バックゲート領域４４へのバックゲート電圧ＢＧＶを０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖにそれぞれ設定した場合の特性を示す。
　図１４から、ゲート電極２９に第２半導体領域３１を形成する対策を施さないと、複数の閾値が現れる現象であるハンプが生じ、その傾向はバックゲート電圧ＢＧＶが高いほど顕著であることが分かる。なお、図１４は、低耐圧ｐ型チャネルトランジスタ６ｐの特性例であるが、低耐圧ｎ型チャネルトランジスタ６ｎ、中耐圧ＣＭＯＳトランジスタ（ｎ型およびｐ型）および高耐圧ＣＭＯＳトランジスタ（ｎ型およびｐ型）についても同様の減少が生じる。
　ハンプの原因は、ゲート酸化膜に窪み３２に対応した薄膜部３４（図６参照）が生じ、この薄膜部３４において部分的な導通が生じることによる。ゲート電極２９に第２半導体領域３１を形成した構成では、第１チャネル領域２３を優先的かつ安定的に形成できるので、ハンプを抑制できる。これにより、バックゲート電圧を高くしても、良好な静特性を実現できる。
　本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
　たとえば、前述の実施形態の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えてもよい。
　以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
　この明細書および図面の記載から以下に付記する特徴が抽出され得る。
　［付記１－１］
　主面を有するチップと、
　前記主面に形成されたトレンチ絶縁構造と、
　前記トレンチ絶縁構造に接続されるように前記主面を被覆するゲート絶縁膜と、
　前記トレンチ絶縁構造および前記ゲート絶縁膜を被覆するポリシリコンゲートと、
　前記ポリシリコンゲートのうち前記ゲート絶縁膜を被覆する部分に形成され、相対的に低い絶対値からなる第１閾値電圧を有する第１半導体領域と、
　前記ポリシリコンゲートのうち前記ゲート絶縁膜および前記トレンチ絶縁構造の間の境界部を被覆する部分に形成され、前記第１閾値電圧よりも相対的に高い絶対値からなる第２閾値電圧を有する第２半導体領域とを含む、半導体装置。
　［付記１－２］
　前記第２半導体領域は、前記第１半導体領域とは異なる不純物濃度を有している、付記１－１に記載の半導体装置。
　［付記１－３］
　前記第１半導体領域は、ｎ型不純物およびｐ型不純物のいずれか一方が添加された領域からなり、
　前記第２半導体領域は、ｎ型不純物およびｐ型不純物の双方が添加された領域からなる、付記１－１または付記１－２に記載の半導体装置。
　［付記１－４］
　前記第２半導体領域は、前記第１半導体領域の導電型の少なくとも一部を反対の導電型によって相殺した領域からなる、付記１－３に記載の半導体装置。
　［付記１－５］
　前記第２半導体領域は、前記第１半導体領域とは異なる導電型を有している、付記１－３または付記１－４に記載の半導体装置。
　［付記１－６］
　前記第１半導体領域は、不純物添加領域からなり、
　前記第２半導体領域は、不純物無添加領域からなる、付記１－１または付記１－２に記載の半導体装置。
　［付記１－７］
　前記第２半導体領域は、前記ポリシリコンゲートの周縁から間隔を空けて形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置。
　［付記１－８］
　前記第２半導体領域は、前記第１半導体領域によって取り囲まれている、付記１－１～付記１－７のいずれか一項に記載の半導体装置。
　［付記１－９］
　前記トレンチ絶縁構造は、前記主面に形成されたトレンチと、前記トレンチの開口端を露出させるように前記主面に埋め込まれた絶縁体とを含む、付記１－１～付記１－８のいずれか一項に記載の半導体装置。
　［付記１－１０］
　前記トレンチ絶縁構造は、前記絶縁体の上端部において前記トレンチの前記開口端を露出させるように前記トレンチの底壁に向かって窪んだディボットを含み、
　前記ポリシリコンゲートは、前記ディボットを被覆する部分に前記第２半導体領域を有している、付記１－９に記載の半導体装置。
　［付記１－１１］
　前記トレンチ絶縁構造は、前記主面にアクティブ領域を区画する素子分離部を含み、
　前記ポリシリコンゲートは、第１方向において前記アクティブ領域を横切って延びており、
　前記主面の表層部に形成され、前記第１方向に交差する第２方向において前記ポリシリコンゲートを挟んで互いに離れているソース領域およびドレイン領域を含む、付記１－１～付記１－１０のいずれか一項に記載の半導体装置。
　［付記１－１２］
　前記アクティブ領域は、１．０Ｖ以上４．０Ｖ以下の定格電圧を有する低耐圧素子が形成された低耐圧アクティブ領域を含む、付記１－１１に記載の半導体装置。
　［付記１－１３］
　前記アクティブ領域は、４．０Ｖ以上７．０Ｖ以下の定格電圧を有する中耐圧素子が形成された中耐圧アクティブ領域を含む、付記１－１１または付記１－１２に記載の半導体装置。
１　　　：半導体装置
２　　　：半導体基板
３　　　：ＣＭＯＳエリア
４　　　：ＣＭＯＳトランジスタ
５　　　：低耐圧ＣＭＯＳトランジスタ
６ｎ　　：低耐圧ｎ型チャネルトランジスタ
６ｐ　　：低耐圧ｐ型チャネルトランジスタ
７　　　：第１主面
８　　　：第２主面
９　　　：エピタキシャル層
１０　　：第１主面
１１　　：第２主面
１２　　：素子分離部
１３　　：ＬＶ－アクティブ領域
１３ｎ　：ｎ側アクティブ領域
１３ｐ　：ｐ側アクティブ領域
１４　　：第１端部
１５　　：第２端部
１６　　：中央部
１７　　：トレンチ
１８　　：埋め込み絶縁体
１９　　：側面
２０　　：底面
２１　　：開口端
２２ｎ　：ｎ側プレーナゲート構造
２２ｐ　：ｐ側プレーナゲート構造
２３　　：第１チャネル領域
２３ｎ　：第１チャネル領域
２４　　：第２チャネル領域
２４ｎ　：第２チャネル領域
２５　　：ゲート本体部
２６　　：ゲートコンタクト部
２７　　：ゲート開口
２８　　：ゲート絶縁膜
２９　　：ゲート電極
３０　　：第１半導体領域
３１　　：第２半導体領域
３２　　：窪み
３３　　：境界部
３４　　：薄膜部
３５　　：シリサイド
３６　　：サイドウォール
３７　　：ｎ型ウェル
３８ｎ　：ｎ型ソース領域
３８ｐ　：ｐ型ソース領域
３９ｎ　：ｎ型ドレイン領域
３９ｐ　：ｐ型ドレイン領域
４０　　：ｐ型ソースエクステンション領域
４０ｎ　：ｎ型ソースエクステンション領域
４１　　：ｐ型ドレインエクステンション領域
４１ｎ　：ｎ型ドレインエクステンション領域
４２　　：ｎ型ソースポケットインプラ領域
４２ｎ　：ｐ型ソースポケットインプラ領域
４３　　：ｎ型ドレインポケットインプラ領域
４３ｎ　：ｐ型ドレインポケットインプラ領域
４４　　：ｎ型バックゲート領域
４５　　：層間絶縁膜
４６　　：ソースコンタクト
４６ｎ　：ソースコンタクト
４７　　：ドレインコンタクト
４７ｎ　：ドレインコンタクト
４８　　：ゲートコンタクト
４８ｎ　：ゲートコンタクト
４９　　：ソース配線
４９ｎ　：ソース配線
５０　　：ドレイン配線
５０ｎ　：ドレイン配線
５１　　：ゲート配線
５２　　：レジストマスク
５３　　：開口
５４　　：レジストマスク
５５　　：レジストマスク
５６　　：開口
５７　　：レジストマスク
５８　　：レジストマスク
５９　　：開口
６０　　：レジストマスク
６１　　：埋め込み部
６２　　：ｐ型ウェル
６３　　：ｐ型バックゲート領域
 

Claims (13)

  1. 　主面を有するチップと、
    　前記主面に形成されたトレンチ絶縁構造と、
    　前記トレンチ絶縁構造に接続されるように前記主面を被覆するゲート絶縁膜と、
    　前記トレンチ絶縁構造および前記ゲート絶縁膜を被覆するポリシリコンゲートと、
    　前記ポリシリコンゲートのうち前記ゲート絶縁膜を被覆する部分に形成され、相対的に低い絶対値からなる第１閾値電圧を有する第１半導体領域と、
    　前記ポリシリコンゲートのうち前記ゲート絶縁膜および前記トレンチ絶縁構造の間の境界部を被覆する部分に形成され、前記第１閾値電圧よりも相対的に高い絶対値からなる第２閾値電圧を有する第２半導体領域とを含む、半導体装置。
  2. 　前記第２半導体領域は、前記第１半導体領域とは異なる不純物濃度を有している、請求項１に記載の半導体装置。
  3. 　前記第１半導体領域は、ｎ型不純物およびｐ型不純物のいずれか一方が添加された領域からなり、
    　前記第２半導体領域は、ｎ型不純物およびｐ型不純物の双方が添加された領域からなる、請求項１または２に記載の半導体装置。
  4. 　前記第２半導体領域は、前記第１半導体領域の導電型の少なくとも一部を反対の導電型によって相殺した領域からなる、請求項３に記載の半導体装置。
  5. 　前記第２半導体領域は、前記第１半導体領域とは異なる導電型を有している、請求項３または４に記載の半導体装置。
  6. 　前記第１半導体領域は、不純物添加領域からなり、
    　前記第２半導体領域は、不純物無添加領域からなる、請求項１または２に記載の半導体装置。
  7. 　前記第２半導体領域は、前記ポリシリコンゲートの周縁から間隔を空けて形成されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記第２半導体領域は、前記第１半導体領域によって取り囲まれている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記トレンチ絶縁構造は、前記主面に形成されたトレンチと、前記トレンチの開口端を露出させるように前記主面に埋め込まれた絶縁体とを含む、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記トレンチ絶縁構造は、前記絶縁体の上端部において前記トレンチの前記開口端を露出させるように前記トレンチの底壁に向かって窪んだディボットを含み、
    　前記ポリシリコンゲートは、前記ディボットを被覆する部分に前記第２半導体領域を有している、請求項９に記載の半導体装置。
  11. 　前記トレンチ絶縁構造は、前記主面にアクティブ領域を区画する素子分離部を含み、
    　前記ポリシリコンゲートは、第１方向において前記アクティブ領域を横切って延びており、
    　前記主面の表層部に形成され、前記第１方向に交差する第２方向において前記ポリシリコンゲートを挟んで互いに離れているソース領域およびドレイン領域を含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記アクティブ領域は、１．０Ｖ以上４．０Ｖ以下の定格電圧を有する低耐圧素子が形成された低耐圧アクティブ領域を含む、請求項１１に記載の半導体装置。
  13. 　前記アクティブ領域は、４．０Ｖ以上７．０Ｖ以下の定格電圧を有する中耐圧素子が形成された中耐圧アクティブ領域を含む、請求項１１または１２に記載の半導体装置。
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