JP2004253765A - 半導体装置とその製造方法およびそれを用いた電力変換装置 - Google Patents
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Abstract
【課題】電力変換装置の入出力電圧変動を抑制し、スイッチング周波数を高めることができる半導体装置とその製造方法およびそれを用いた電力変換装置を提供する。
【解決手段】ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成し、このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれたチャネル領域３の右半分に高濃度領域４を形成し、チャネル領域３上にゲート電極７を形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。左半分の第１ＭＯＳＦＥＴ部１のゲートしきい値電圧は低く、右半分の第２ＭＯＳＦＥＴ部２のゲートしきい値電圧を高くすることで、スイッチング時のドレイン電流の流れ始めのドレイン電流のｄｉ／ｄｔを小さくして、ドレイン電流・電圧の変動を抑制する。
【選択図】 図１
【解決手段】ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成し、このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれたチャネル領域３の右半分に高濃度領域４を形成し、チャネル領域３上にゲート電極７を形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。左半分の第１ＭＯＳＦＥＴ部１のゲートしきい値電圧は低く、右半分の第２ＭＯＳＦＥＴ部２のゲートしきい値電圧を高くすることで、スイッチング時のドレイン電流の流れ始めのドレイン電流のｄｉ／ｄｔを小さくして、ドレイン電流・電圧の変動を抑制する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、スイッチング時の電流の立ち上がりおよび立ち下がりを緩くした半導体装置とその製造方法およびそれを用いて入出力電圧変動を抑制し、スイッチング周波数を高めた電力変換装置に関する。
【０００２】
【従来の技術】
図３１は、従来のスイッチングレギュレータの要部構成図である。このスイッチングレギュレータ３００は、半導体スイッチであるｐチャネルＭＯＳＦＥＴ３０１とｎチャネルＭＯＳＦＥＴ３０２、出力インダクタＬ、出力コンデンサＣ、ドライバ３０３、比較器３０４、発振器３０４で構成される。
ｐチャネルＭＯＳＦＥＴ３０１、ｎチャネルＭＯＳＦＥＴ３０２のオン・オフにより入力電源電圧（入力電圧ＶＩＮ）を変換し、出力インダクタＬ、出力コンデンサＣを介して出力電圧ＶＯＵＴ を出力する。実回路では無視できない寄生インダクタ成分が入力電源側に存在し、この部分にスイッチングによる急激な電流変化が起きることで高周波の電圧変動（電圧振動）が入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ に生じる。つぎに、この電圧変動を回避する方法ついて説明する。
【０００３】
図３２は、電圧変動を回避した従来のスイッチングレギュレータの要部構成図である。
従来の電圧変動回避法では、出力段トランジスタであるｐチャネルＭＯＳＦＥＴ３０１とｎチャネルＭＯＳＦＥＴ３０２のゲートにそれぞれ抵抗Ｒ１、Ｒ２を挿入し、出力段トランジスタのゲート容量Ｃとで構成されるＲＣ回路で、ゆっくりとゲート電位ＶＧＰ、ＶＧＮを変化させて出力電流の急変を抑えることが行われている。
また、別の電圧変動回避法が開示されているのでその内容を説明する（例えば、特許文献１参照）。
図３３は、電圧変動を回避するための出力段トランジスタの構成図である。半導体基板に多数の出力段トランンジスタＭ１〜Ｍ４を形成し、このＭ１〜Ｍ４のゲートを並列接続するゲート配線に抵抗成分を持たせる。このゲート配線はポリシリコンで半導体基板上に形成され、このポリシリコンに抵抗Ｒ０を形成する。
各抵抗Ｒ０とＭ１〜Ｍ４のゲートと接続する。
【０００４】
このように形成すると、Ｍ１のゲートとＲ０の抵抗が接続し、Ｍ２のゲートとＲ０＋Ｒ０＝２×Ｒ０の抵抗、Ｍ３のゲートと３×Ｒ０の抵抗、Ｍ４のゲートと４×Ｒ０の抵抗が接続する。このようにゲート入力電圧ＶＮＯ（ＶＰ０）が入力される位置から離れた出力段トランジスタはゲートと接続する抵抗が大きくなる。そのため、ゲート容量Ｃ０とゲートと接続する抵抗（Ｒ０〜４×Ｒ０）で決まる時定数はゲートと接続する抵抗が大きくなる程大きくなる。
図３４は、ゲート入力電圧ＶＮ０、ゲート電圧ＶＧＮと時間の関係を示した図である。
ゲート入力電圧ＶＮ０に対して、各ゲート電圧ＶＧＮ１ 〜ＶＧＮ４ の立ち上がりは遅くなり、ゲート入力電圧ＶＮ０の入力点Ｅから離れる程その立ち上がりは遅くなる。また、各トランジスタのドレイン電流はゲートしきい値電圧Ｖｔｈ０ を超えた時点で流れ出すため、Ｍ１はｔ１、Ｍ２はｔ２、Ｍ３はｔ３、Ｍ４はｔ４の時点で流れ出す。
【０００５】
図３５は、ドレイン電流ＩＤ と時間の関係を示す図である。図３４から全トランジスタを合わせたドレイン電流ＩＤ （Ｍ１＋Ｍ２＋Ｍ３＋Ｍ４）は時間に対して、３箇所折れ曲がりがあり、時間と共にｄｉ／ｄｔは大ききなり、最終的なｄｉ／ｄｔは図３１のＭＯＳＦＥＴの場合と同じになる。従って、逆にドレイン電流ＩＤ が流れ始める時点でのｄｉ／ｄｔは図３１のＭＯＳＦＥＴと比べると大幅に小さくなり、スイッチング時のドレイン電圧・電流の変動は抑制される。そのため、このような構成のトランジスタを用いたスイッチングレギュレータの入出力電圧の変動は抑制される。
【０００６】
【特許文献１】
米国特許第４８０８８６１号明細書（第３図）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１の方法では、ドライバ回路から遠いトランジスタのＲＣ時定数は大きくなり、電圧変動は抑制されるものの、電圧の立ち上がり時間や立ち下がり時間が長くなり、スイッチング周波数を高くすることが困難である。
この発明の目的は、電力変換装置の入出力電圧変動を抑制し、スイッチング周波数を高めることができる半導体装置とその製造方法およびそれを用いた電力変換装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、
（１）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、前記ゲート電極下の前記半導体基板の表面層に選択的に不純物をイオン注入し、前記半導体基板と不純物濃度が異なる第３領域を有する構成とする。
（２）前記ゲート電極下の前記半導体基板の表面層に選択的に第１導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が高い第３領域を有するとよい。
（３）前記第３領域が、不純物イオン量が異なるイオン注入を複数回選択的に行って形成された複数段階の異なる不純物濃度の領域を有するとよい。
（４）前記ゲート電極下の前記半導体基板の表面層に選択的に第２導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が低い第４領域を有するとよい。
（５）前記第４領域が、不純物イオン量が異なるイオン注入を複数回イオン注入場所をずらして行って形成された不純物濃度が複数段階の異なる領域を有するとよい。
（６）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、ゲート電極に不純物を選択的にイオン注入し、該ゲート電極下の半導体基板の表面層に形成される第２導電形のチャネル領域のゲートしきい値電圧を前記不純物の量に応じて選択的に変化させる構成とする。
（７）前記ゲート電極に第１導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で高くするとよい。
（８）前記ゲート電極に第２導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で低くするとよい。
（９）異なる不純物イオン量のイオン注入領域を複数個形成し、該不純物イオン量に応じて、異なるゲートしきい値電圧の領域を同一チャネル領域内に複数個形成するとよい。
（１０）前記イオン注入領域が、不純物イオン量が異なるイオン注入を複数回イオン注入箇所をずらして行って形成された不純物濃度が複数段階の異なる領域を有する構成とするとよい。
（１１）前記ずらした領域が互いに選択的に重なるとよい。
（１２）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、同一半導体基板にゲートしきい値電圧の異なる半導体素子部を複数個形成し、該半導体素子部を並列接続する構成とする。
（１３）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、ゲートしきい値電圧の異なる半導体素子を個別の半導体基板に形成し、同一パッケージに該半導体素子を並列接続して収納する構成とする。
（１４）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板の表面層に選択的に不純物をイオン注入して、半導体基板とは不純物濃度が異なる第３領域を形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上と前記第３領域上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、を有する製造方法とする。
（１５）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極をポリシリコンで形成する工程と、該ゲート電極に選択的に不純物をイオン注入する工程と、を有する製造方法とする。
（１６） （１４）、（１５）の製造方法において、前記不純物の導電形が第１導電形もしくは第２導電形であるとよい。
（１７） （１４）、（１５）の製造方法において、前記イオン注入を不純物量を変えて、イオン注入場所をずらして複数回行う工程を有するとよい。
（１８） （１）〜（１３）のいずれかの半導体装置を用いて電力変換装置を製作するとよい。
〔作用〕
同一のチャネル領域でしきい値の異なる領域が存在する半導体装置ではゲート電圧を印加すると、スイッチング時点に微妙にずれが生じて、主電流の立ち上がり、および立ち下がりが緩やかになり、この半導体装置をスイッチングレギュレータなどの電力変換装置に適用すると入出力電圧の変動を抑制することができる。 また、しきい値の異なる半導体素子を個別に同一半導体チップに形成して並列接続した場合やしきい値の異なる半導体チップを並列接続した場合も同様の効果が得られる。
【０００９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｄ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。半導体装置としては横型のｐチャネルＭＯＳＦＥＴを例として挙げた。導電形を逆にしたｎチャネルＭＯＳＦＥＴにも当然適用できる。
ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１（選択酸化膜）を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００（露出したｎ半導体基板）にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成する。このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３である。このチャネル領域３の右半分にｎ形の高濃度領域４を形成する。チャネル領域３上にゲート絶縁膜８を介してゲート電極７を形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。チャネル領域３の左半分はｎ半導体基板１００が露出した低濃度領域であり、右半分は高濃度領域４である。
【００１０】
この発明のＭＯＳＦＥＴは、左半分が第１ＭＯＳＦＥＴ部１、右半分が第２ＭＯＳＦＥＴ部２で構成されており、第１ＭＯＳＦＥＴ部１はチャネル領域の不純物濃度が低いのでゲートしきい値電圧は低く、第２ＭＯＳＦＥＴ部２は不純物濃度が高いのでゲートしきい値電圧は高い。
尚、図１では高濃度領域４を露出したｎ半導体基板１００の右半分に形成したが、露出したｎ半導体基板１００の両側に形成したり、またＬＯＣＯＳ１１と接する周囲にリング状に形成しても構わない。周囲にリング状に形成した場合は、ゲートしきい値電圧の低い領域が中央部に位置するので、この中央部が電流密度が高くなり、ＬＯＣＯＳ１１に接する箇所の電流密度が低くなる。ＬＯＣＯＳ１１形成時にできたバーズビークのある箇所の電流密度が低くなることで、破壊しにくい素子とすることができる。
【００１１】
また、露出したｎ半導体基板１００にｐ＋ ソース領域５とｐ＋ ドレイン領域６からなるセルを多数形成し、各セルのチャネル領域内に前記したような高濃度領域を形成した場合も同様の効果が得られることは勿論である。
図２から図４は、図１の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。ただし、図４は平面図のみ示す。
図２において、ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成する。
図３において、チャネル領域の右半分に高濃度領域４を形成するために、ｎ形不純物１３のイオン注入１２を行う。その後、熱処理して、高濃度領域４を形成する。この熱処理で高濃度領域４の左端部近傍のｎ形不純物１３は熱処理により、僅かにｎ半導体基板１００の方へ横方向に拡散される。イオン注入領域１４は、ＬＯＣＯＳ１１の一部と、ｐ＋ ソース領域形成予定領域、ｐ＋ ドレイン領域形成予定領域のあるｎ半導体基板１００の露出部の右半分である。
【００１２】
図４において、図示しないゲート絶縁膜を介してポリシリコンなどでゲート電極７を形成する。このゲート電極７とＬＯＣＯＳ１１をマスクとしてｐ＋ ソース領域５とｐ＋ ドレイン領域６をＢまたはＢＦ２ などのｎ形不純物をイオン注入し、熱処理して形成する。この熱処理で、ゲート電極７の端部直下にｐ＋ ソース領域５とｐ＋ ドレイン領域６の端部が広がる（ｐ＋ ソース領域５およびｐ＋ ドレイン領域６はゲート電極７をマスクとしてセルフアラインで形成される）。ｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３となり、右半分がｎ形の高濃度領域４となる。
このようにして形成されたＭＯＳＦＥＴは、低いしきい値電圧を有する第１ＭＯＳＦＥＴ部１と高いしきい値を有する第２ＭＯＳＦＥＴ部２で構成される。
【００１３】
図５は、図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図である。従来のＭＯＳＦＥＴはチャネル領域の不純物濃度は全域で一定で、図１の第１ＭＯＳＦＥＴ部１と同一である。
ゲート電圧が第１ＭＯＳＦＥＴ部１の低いしきい値電圧Ｖｔｈ１ を超えると第１ＭＯＳＦＥＴ部１のドレイン電流ＩＤ１ が流れ出す。また、ゲート電圧が第２ＭＯＳＦＥＴ部２の高いしきい値電圧Ｖｔｈ２ を超えると、第２ＭＯＳＦＥＴ部２のドレイン電流ＩＤ２が流れ出し、図１のＭＯＳＦＥＴとしては、ＩＤ１＋ＩＤ２のドレイン電流ＩＤ が流れる。
一方、従来のＭＯＳＦＥＴの場合は、右半分も第１ＭＯＳＦＥＴ部１ に相当するＭＯＳＦＥＴ部となるため、Ｖｔｈ１ を超えると、ＩＤ１の２倍のドレイン電流が流れる。
【００１４】
図６は、図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図である。図にはゲート電圧ＶＧ も示した。
ゲート電圧ＶＧ がＶｔｈ１ を超えた時点で、第１ＭＯＳＦＥＴ部１のドレイン電流ＩＤ１が流れ始め、Ｖｔｈ２ を超えた時点で第２ＭＯＳＦＥＴ部２のドレイン電流ＩＤ２が流れ始めてＩＤ１に重畳する。
ゲートしきい値電圧が高い第２ＭＯＳＦＥＴ部２を形成することで、図１のＭＯＳＦＥＴのドレイン電流が流れ始める付近の電流上昇率（ｄｉ／ｄｔ）は従来のＭＯＳＦＥＴより小さくなり、ターンオン時のＭＯＳＦＥＴのドレイン電流・電圧の変動（振動）が抑制される。
図７は、図１のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図である。この従来のＭＯＳＦＥＴは、ドレイン電流・電圧の変動を抑制する抵抗がゲートに接続する抵抗付加品である。また、ゲート制御回路から出力されるゲート入力電圧をＶＤｉｎ で示す。
【００１５】
ゲート電圧ＶＧ は、本発明品ではゲートと接続する抵抗が極めて小さいためにほぼＶＧｉｎ と同じ波形となる。一方、従来品ではゲートと接続する抵抗Ｒとゲート・ソース間容量Ｃ１による時定数（Ｒ×Ｃ１）でゲート電圧は上昇するために、ゲート電圧ＶＧ が一定となる時間は、本発明品に対して時間が長くなる。
つまり、本発明品は、従来品と比べて、ドレイン電流が一定となる時間が短く、動作周波数を高めることができる。
そのため、本発明品は、ドレイン電圧の変動（振動）を抑制し、高い周波数で動作させることができる。この本発明品をスイッチングレギュレータなどの電力変換装置に用いることで、入出力電圧変動を抑制し、高い周波数で動作させることができる。
【００１６】
また、説明を省略したが、ターンオフ時も同様に本発明品は、ドレイン電流・電圧の変動を抑制することができる。
図８は、この発明の第２実施例の半導体装置の要部平面図である。
図１との違いは、チャネル領域３が４つの不純物濃度が異なる領域で構成されている点である。第１ｎ領域はｎ半導体領域１００が露出した領域であり、第２から第４ｎ領域は第１ｎ領域より高い不純物濃度で、それぞれ異なる不純物濃度の領域である。
このように、第１ｎ領域より高く、それぞれ異なる不純物濃度とすることで、しきい値電圧が異なるＭＯＳＦＥＴ部が形成され、図５に相当するドレイン電流とゲート電圧を示す図で、ドレイン電流が折れ曲がる点が３個に増えて、小刻みに変化する。また、個々のＭＯＳＦＥＴ部のチャネル幅が小さくなるため、ゲート電圧に対するドレイン電流の勾配が小さくなり、図６に相当するドレイン電流と時間を示す図では、ドレイン電流が流れ始める付近のｄｉ／ｄｔは図１のＭＯＳＦＥＴより小さくなり、ドレイン電流・電圧の変動（振動）をさらに抑制することができる。
【００１７】
図９と図１０は、図８の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
図９において、図２に続き、露出したｎ半導体領域１００の半分を覆うイオン注入領域２３にｎ形不純物２２のイオン注入２１を行う（図３に相当）。
図１０において、図９に続き、中央部のイオン注入領域２６にｎ形不純物２５（１回目のドーズ量と異なるドーズ量とする）のイオン注入２４を行う。このイオン注入領域２６を第１回目のイオン注入領域２３に対してずらすことで、端部が重なる領域と重ならない領域ができる。
このようにすることで、イオン注入されない不純物濃度が一番低い領域が１つ、不純物濃度が異なる領域２８、２９、３０が３つ形成される。例えば、１回目のイオン注入２１のｎ形不純物２２のドーズ量をＫとし、２回目のドーズ量をＫ／２とすると、領域２８のドーズ量はＫ／２、領域３０のドーズ量はＫ、領域２９のドーズ量は３Ｋ／２となる。
【００１８】
また、１回目と２回目のイオン注入領域をずらすことで、２回のイオン注入で不純物濃度の異なる領域を４箇所形成できる。
図１１は、３回イオン注入した場合の半導体装置の製造方法であり、同図（ａ）は要部工程平面図、同図（ｂ）は同図（ａ）の要部工程断面図である。
図１０に続き、図１０のイオン注入領域２６からずらした２か所のイオン注入領域３３にｎ形不純物３２のイオン注入３１を行う。ｎ形不純物３２のドーズ量はｎ形不純物２２のドーズ量と異なるようにする。
３回のイオン注入で、イオン注入されない領域も含めて不純物濃度が異なる領域３４〜４１の８箇所形成できる。
同様にイオン注入回数をｎ回とし、例えばｉ番目のイオン注入のドーズ量をａ／２（ｉ−１） とすることで、ａ／２（ｎ−１） の刻みで不純物濃度が異なる領域が２ｎ 箇所形成される。このように不純物濃度が異なる領域を増加させることで、スイッチング時の電流波形が緩やかになり、ドレイン電流・電圧の変動をさらに抑制することができる。
【００１９】
その結果、このＭＯＳＦＥＴをスイッチングレギュレータに用いると、一層、入出力電圧変動が抑制できる。
図１２は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の要部断面図である。
図１との違いは、ｎ半導体基板１０１に逆導電形であるｐ型不純物をイオン注入した点である。この場合は、イオン注入箇所４８の正味の不純物濃度（ｎ形不純物濃度−ｐ形不純物濃度）はコンペンセート（補償）されて、ｎ半導体基板１０１の不純物濃度より低くなる。これはカウンタードープと言われる方法であり、ゲートしきい値電圧は低くなる。
そのため、カウンタードープ後の正味の不純物濃度を、ｎ半導体基板１００と同じになるようにｎ半導体基板１０１の不純物濃度を予め高くしておけば、図１と同様の効果が得られる。
【００２０】
図１３は、この発明の第４実施例の半導体装置の要部平面図である。図１との違いは、図１の第１ＭＯＳＦＥＴ部１、第２ＭＯＳＦＥＴ部２に相当するＭＯＳＦＥＴ４８、４９を同一半導体基板１００（半導体チップ１０２）に別々に形成しそれらを並列に配線した点である。この場合も図１と同様の効果が得られることは勿論である。尚、図ではＭＯＳＦＥＴ４８、４９を形成する領域を示し、ソース領域、ドレイン領域や配線などの詳細な説明は省略されている。
図１４は、この発明の第５実施例の半導体装置の要部平面図である。図１との違いは、図１の第１ＭＯＳＦＥＴ部１、第２ＭＯＳＦＥＴ部２に相当するＭＯＳＦＥＴ５１、５２を別々の半導体基板に形成し、これらのＭＯＳＦＥＴを並列接続して同一のパッケージに収納した点である。この場合も図１と同様の効果が得られることは勿論である。尚、図では、個々のＭＯＳＦＥＴ５１、５２の概略平面のみ示した。図中の５３、５４は活性領域で、ソース領域、ドレイン領域、ゲート電極などが形成される領域である。
【００２１】
尚、前記の実施例では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタなど）やＭＯＳサイリスタなどのＭＯＳデバイスに対しても本発明が適用できることは勿論である。
図１５は、この発明の第６実施例であり、第１から第５実施例の半導体装置を用いた電力変換装置の主要部の回路図である。電力変換装置の例としてスイッチングレギュレータを挙げた。
スイッチングレギュレータ２００は、本発明のｐチャネル型のＭＯＳＦＥＴ部１、２を有するｐＭＯＳＦＥＴ６１と前記実施例では示さなかった本発明のｎチャネル型のＭＯＳＦＥＴ部を有するｎＭＯＳＦＥＴ６２と出力インダクタＬと出力コンデンサＣで構成される。
【００２２】
前記したように、本発明のｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２を用いることで、ｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２がスイッチングするときに発生するドレイン電流・電圧の変動（振動）を抑制できて、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ の変動（振動）が抑制される。また、ｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２を高周波で動作させることができるため、スイッチングレギュレータ２００の出力電圧ＶＯＵＴ を精度よく制御することができる。
前記は、半導体基板の表面層に形成されるチャネル領域に選択的（部分的）に不純物イオンを注入して、チャネル内に異なるゲートしきい値電圧を持つ複数の領域を形成する方法について説明したが、ポリシリコンで形成されたゲート電極に選択的に不純物イオンを注入して、同様にチャネル内に異なるゲートしきい値電圧を持つ複数の領域を形成する方法について説明する。
【００２３】
図１６は、この発明の第７実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｄ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。半導体装置としては横型のｐチャネルＭＯＳＦＥＴを例として挙げた。導電形を逆にしたｎチャネルＭＯＳＦＥＴにも当然適用できる。また、この実施例は半導体基板１００の代わりにゲート電極７ａに図１のようなパターンで不純物をイオン注入した場合である。
ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１（選択酸化膜）を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００（露出したｎ半導体基板）にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成する。このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３である。このチャネル領域３上にゲート絶縁膜８を介してポリシリコンでゲート電極７ａを形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。
【００２４】
ノンドープのポリシリコンで形成されたゲート電極７ａの右半分にｎ形不純物イオンを注入した箇所４ａを形成する。多少ドープしたポリシリコンでも構わない。この場合は、ドープした不純物濃度よりも高濃度になるようにイオン注入するとよい。このイオン注入ですでに形成されているｐ＋ ソース領域５とｐ＋ ドレイン領域６の一部にもｎ形不純物がイオン注入されるが、ｐ＋ ソース領域５とｐ＋ ドレイン領域６の不純物濃度が極めて高いため殆ど影響ない。
ゲート電極７ａの左半分はイオン注入されない箇所であり、右半分はイオン注入された箇所４ａである。
この発明のＭＯＳＦＥＴは、左半分が第１ＭＯＳＦＥＴ部１ａ、右半分が第２ＭＯＳＦＥＴ部２ａで構成されており、第１ＭＯＳＦＥＴ部１ａはゲート電極７ａにｎ形不純物のイオン注入を行っていないのでゲートしきい値電圧は低く、第２ＭＯＳＦＥＴ部２ａはイオン注入を行っているのでゲートしきい値電圧は高い。
【００２５】
尚、図１６ではイオン注入領域４ａをゲート電極７ａの右半分に形成したが、ゲート電極７ａの両側に形成しても構わない。
図１７、図１８は、図１６の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
図１７において、ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成する。
表面にゲート絶縁膜８を形成し、このゲート絶縁膜８上にポリシリコンでゲート電極７ａを形成する。このゲート電極７ａとＬＯＣＯＳ１１をマスクとしてｐ＋ ソース領域５とｐ＋ ドレイン領域６をＢまたはＢＦ２ などのｎ形不純物をイオン注入し、熱処理して形成する。この熱処理で、ゲート電極７ａの端部直下にｐ＋ ソース領域５とｐ＋ ドレイン領域６の端部が広がる（ｐ＋ ソース領域５およびｐ＋ ドレイン領域６はゲート電極７ａをマスクとしてセルフアラインで形成される）。
【００２６】
その後、ゲート電極７ａの右半分にｎ形不純物１３ａのイオン注入１２ａを行いイオン注入箇所４ａを形成して、図１９のような、第１ＭＯＳＦＥＴ１ａと第２ＭＯＳＦＥＴ２ａを形成する。
図２０は、図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図である。従来のＭＯＳＦＥＴはチャネル領域全域でゲートしきい値電圧は一定であり、図１６の第１ＭＯＳＦＥＴ部１ａと同一である。
図５と同様に、ゲート電圧が第１ＭＯＳＦＥＴ部１ａの低いしきい値電圧Ｖｔｈ１ａを超えると第１ＭＯＳＦＥＴ部１ａのドレイン電流ＩＤ１ａ が流れ出す。また、ゲート電圧が第２ＭＯＳＦＥＴ部２ａの高いしきい値電圧Ｖｔｈ２ａを超えると、第２ＭＯＳＦＥＴ部２ａのドレイン電流ＩＤ２ａ が流れ出し、図１６のＭＯＳＦＥＴとしては、ＩＤ１ａ ＋ＩＤ２ａ のドレイン電流ＩＤ が流れる。
【００２７】
一方、従来のＭＯＳＦＥＴの場合は、右半分も第１ＭＯＳＦＥＴ部１ａに相当するＭＯＳＦＥＴ部となるため、Ｖｔｈ１ａを超えると、ＩＤ１ａ の２倍のドレイン電流が流れる。
図２１は、図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図である。図にはゲート電圧ＶＧ も示した。
図５と同様に、ゲート電圧ＶＧ がＶｔｈ１ａを超えた時点で、第１ＭＯＳＦＥＴ部１ａのドレイン電流ＩＤ１ａ が流れ始め、Ｖｔｈ２ａを超えた時点で第２ＭＯＳＦＥＴ部２ａのドレイン電流ＩＤ２ａ が流れ始めてＩＤ１ａ に重畳する。
ゲートしきい値電圧が高い第２ＭＯＳＦＥＴ部２ａを形成することで、図１６のＭＯＳＦＥＴのドレイン電流が流れ始める付近の電流上昇率（ｄｉ／ｄｔ）は従来のＭＯＳＦＥＴより小さくなり、ターンオン時のＭＯＳＦＥＴのドレイン電流・電圧の変動（振動）が抑制される。
【００２８】
図２２は、図１６のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図である。図７と同様に、この従来のＭＯＳＦＥＴは、ドレイン電流・電圧の変動を抑制する抵抗がゲートに接続する抵抗付加品である。また、ゲート制御回路から出力されるゲート入力電圧をＶＤｉｎ で示す。
ゲート電圧ＶＧ は、本発明品ではゲートと接続する抵抗が極めて小さいためにほぼＶＧｉｎ と同じ波形となる。一方、従来品ではゲートと接続する抵抗Ｒとゲート・ソース間容量Ｃ１による時定数（Ｒ×Ｃ１）でゲート電圧は上昇するために、ゲート電圧ＶＧ が一定となる時間は、本発明品に対して時間が長くなる。
つまり、本発明品は、従来品と比べて、ドレイン電流が一定となる時間が短く、動作周波数を高めることができる。
【００２９】
そのため、本発明品は、ドレイン電圧の変動（振動）を抑制し、高い周波数で動作させることができる。この本発明品をスイッチングレギュレータなどの電力変換装置に用いることで、入出力電圧変動を抑制し、高い周波数で動作させることができる。
また、説明を省略したが、ターンオフ時も同様に本発明品は、ドレイン電流・電圧の変動を抑制することができる。
図２３は、この発明の第８実施例の半導体装置の要部平面図である。
図１６との違いは、チャネル領域３が４つの不純物濃度が異なる領域で構成されている点である。第１ゲート電極部２７ａはイオン注入しない領域であり、第２から第４ゲート電極部２８ａ〜３０ａは第１ゲート電極部２７ａより高い不純物濃度で、それぞれ異なる不純物濃度の部位である。
【００３０】
このように、第１ゲート電極部より高く、それぞれ異なる不純物濃度とすることで、しきい値電圧が異なるＭＯＳＦＥＴ部が形成され、図２０に相当するドレイン電流とゲート電圧を示す図で、ドレイン電流が折れ曲がる点が３個に増えて、小刻みに変化する。また、個々のＭＯＳＦＥＴ部のチャネル幅が小さくなるため、ゲート電圧に対するドレイン電流の勾配が小さくなり、図２１に相当するドレイン電流と時間を示す図では、ドレイン電流が流れ始める付近のｄｉ／ｄｔは図１６のＭＯＳＦＥＴより小さくなり、ドレイン電流・電圧の変動（振動）をさらに抑制することができる。
図２４と図２５は、図２３の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
【００３１】
図２４において、図１７に続き、ゲート電極７ａの半分を覆うイオン注入箇所２３ａにｎ形不純物２２ａのイオン注入２１ａを行う（図１８に相当）。
図２５において、図２４に続き、ゲート電極７ａの中央部のイオン注入箇所２６ａにｎ形不純物２５ａ（１回目のドーズ量と異なるドーズ量とする）のイオン注入２４ａを行う。このイオン注入領域２６ａを第１回目のイオン注入領域２３ａに対してずらすことで、端部が重なる領域と重ならない領域ができる。
このようにすることで、図１０と同様に、ゲート電極７ａでイオン注入されない不純物濃度が一番低い箇所が１つ、不純物濃度が異なる箇所２８ａ、２９ａ、３０ａが３つ形成される。例えば、１回目のイオン注入２１ａのｎ形不純物２２ａのドーズ量をＫ０ とし、２回目のドーズ量をＫ０ ／２とすると、箇所２８ａのドーズ量はＫ０ ／２、箇所３０ａのドーズ量はＫ０ 、箇所２９ａのドーズ量は３Ｋ０ ／２となる。
【００３２】
また、１回目と２回目のイオン注入箇所をずらすことで、２回のイオン注入で不純物濃度の異なる箇所を４箇所ゲート電極７ａ内に形成できる。
図２６は、３回イオン注入した場合の半導体装置の製造方法であり、同図（ａ）は要部工程平面図、同図（ｂ）は同図（ａ）の要部工程断面図である。
図２５に続き、図２５のイオン注入箇所２６ａからずらした２か所のイオン注入箇所３３ａにｎ形不純物３２ａのイオン注入３１ａをゲート電極７ａに行う。ｎ形不純物３２ａのドーズ量はｎ形不純物２２ａのドーズ量と異なるようにする。
３回のイオン注入で、イオン注入されない箇所も含めて不純物濃度が異なる箇所３４ａ〜４１ａの８箇所ゲート電極７ａ内に形成できる。
【００３３】
同様にイオン注入回数をｎ回とし、例えばｉ番目のイオン注入のドーズ量をａ／２（ｉ−１） とすることで、ａ／２（ｎ−１） の刻みで不純物濃度が異なる箇所が２ｎ 箇所形成される。このように不純物濃度が異なる箇所を増加させることで、スイッチング時の電流波形が緩やかになり、ドレイン電流・電圧の変動をさらに抑制することができる。
その結果、このＭＯＳＦＥＴをスイッチングレギュレータに用いると、一層、入出力電圧変動が抑制できる。
図２７は、この発明の第９実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の要部断面図である。
ゲート電極７ａを形成するポリシリコンに不純物濃度が薄いｐ形不純物４７ａがドープされている場合、ゲート電極７ａに逆導電形であるｎ形不純物４６ａを高濃度にイオン注入してｎ形のポリシリコンでゲート電極７ａを形成しても、図１６と同様の効果が得られる。
【００３４】
図２８は、この発明の第１０実施例の半導体装置の要部平面図である。図１６との違いは、図１６の第１ＭＯＳＦＥＴ部１ａ、第２ＭＯＳＦＥＴ部２ａに相当するＭＯＳＦＥＴ４８ａ、４９ａを同一半導体基板１００（半導体チップ１０２）に別々に形成しそれらを並列に配線した点である。この場合も図１６と同様の効果が得られることは勿論である。尚、図ではＭＯＳＦＥＴ４８ａ、４９ａを形成する領域を示し、ソース領域、ドレイン領域や配線などの詳細な説明は省略されている。
図２９は、この発明の第１１実施例の半導体装置の要部平面図である。図１６との違いは、図１６の第１ＭＯＳＦＥＴ部１ａ、第２ＭＯＳＦＥＴ部２ａに相当するＭＯＳＦＥＴ５１ａ、５２ａを別々の半導体基板に形成し、これらのＭＯＳＦＥＴを並列接続して同一のパッケージに収納した点である。この場合も図１６と同様の効果が得られることは勿論である。尚、図では、個々のＭＯＳＦＥＴ５１ａ、５２ａの概略平面のみ示した。図中の５３ａ、５４ａは活性領域で、ソース領域、ドレイン領域、ゲート電極などが形成される領域である。
【００３５】
尚、前記の実施例では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタなど）やＭＯＳサイリスタなどのＭＯＳデバイスに対しても本発明が適用できることは勿論である。
図３０は、この発明の第１２実施例であり、第７から第１１実施例の半導体装置を用いた電力変換装置の主要部の回路図である。電力変換装置の例としてスイッチングレギュレータを挙げた。
スイッチングレギュレータ２００は、本発明のｐチャネル型のＭＯＳＦＥＴ部１ａ、２ｂを有するｐＭＯＳＦＥＴ６１ａと前記実施例では示さなかった本発明のｎチャネル型のＭＯＳＦＥＴ部を有するｎＭＯＳＦＥＴ６２ａと出力インダクタＬと出力コンデンサＣで構成される。
【００３６】
前記したように、本発明のｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａを用いることで、ｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａがスイッチングするときに発生するドレイン電流・電圧の変動（振動）を抑制できて、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ の変動（振動）が抑制される。また、ｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａを高周波で動作させることができるため、スイッチングレギュレータ２００の出力電圧ＶＯＵＴ を精度よく制御することができる。
【００３７】
【発明の効果】
この発明では、チャネル領域に異なる不純物濃度の領域を複数個形成し、ゲートしきい値電圧が異なる複数個の領域としてこれらの領域を並列接続することで、スイッチング時のドレイン電流・電圧の変動（振動）を抑制することができる。
また、ポリシリコンで形成されたゲート電極に異なる不純物濃度の領域を複数形成し、ゲートしきい値電圧が異なる複数の領域としてこれらの領域を並列接続することで、スイッチング時のドレイン電流・電圧の変動（振動）を抑制することができる。
また、同一半導体基板にゲートしきい値電圧が異なるＭＯＳデバイスを複数個形成し、これらを並列接続することで、同様の効果が得られる。
【００３８】
さらに、ゲートしきい値の異なる個別のＭＯＳデバイスチップを並列接続することで、同様の効果が得られる。
これらのＭＯＳデバイスをスイッチングレギュレータなどの電力変換装置に用いることで、ＭＯＳデバイスがオン・オフするときに、電力変換装置の入出力電圧の変動（振動）を抑制できて、この電圧変動によって発生する電磁ノイズ（放射ノイズ）を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図、（ｄ）は（ａ）のＹ２−Ｙ２線で切断した要部断面図
【図２】図１の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図３】図２に続く、図１の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図４】図２に続く、図１の半導体装置の要部工程平面図
【図５】図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図
【図６】図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図
【図７】図１のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図
【図８】この発明の第２実施例の半導体装置の要部平面図
【図９】図８の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１０】図９に続く、図８の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１１】３回イオン注入した場合の半導体装置の製造方法であり、（ａ）は要部工程平面図、（ｂ）は（ａ）の要部工程断面図
【図１２】この発明の第３実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は同図（ａ）の要部断面図
【図１３】この発明の第４実施例の半導体装置の要部平面図
【図１４】この発明の第５実施例の半導体装置の要部平面図
【図１５】この発明の第６実施例であり、第１から第５実施例の半導体装置を用いた電力変換装置の主要部の回路図
【図１６】この発明の第７実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図、（ｄ）は（ａ）のＹ２−Ｙ２線で切断した要部断面図
【図１７】図１６の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１８】図１７に続く、第７実施例の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１９】図１８の工程後の半導体装置の要部工程平面図
【図２０】図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図
【図２１】図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図
【図２２】図１６のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図
【図２３】この発明の第８実施例の半導体装置の要部平面図
【図２４】図２３の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図２５】図２４に続く、図２３の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図２６】３回イオン注入した場合の半導体装置の製造方法であり、（ａ）は要部工程平面図、（ｂ）は（ａ）の要部工程断面図
【図２７】この発明の第９実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は同図（ａ）の要部断面図
【図２８】この発明の第１０実施例の半導体装置の要部平面図
【図２９】この発明の第１１実施例の半導体装置の要部平面図
【図３０】この発明の第１２実施例であり、第６から第１０実施例の半導体装置を用いた電力変換装置の主要部の回路図
【図３１】従来のスイッチングレギュレータの要部構成図
【図３２】電圧変動を回避した従来のスイッチングレギュレータの要部構成図
【図３３】電圧変動を回避するための出力段トランジスタの構成図
【図３４】ゲート入力電圧ＶＮ０、ゲート電圧ＶＧＮと時間の関係を示した図
【図３５】ドレイン電流ＩＤ と時間の関係を示す図
【符号の説明】
１、１ａ 第１ＭＯＳＦＥＴ部
２、２ａ 第２ＭＯＳＦＥＴ部
３ チャネル領域
４、４ａ 高濃度領域
５ ｐ＋ ソース領域
６ ｐ＋ ドレイン領域
７、７ａ ゲート電極
８ ゲート絶縁膜
９ ソース電極
１０ ドレイン電極
１１ ＬＯＣＯＳ
１２、１２ａ、２１、２１ａ、２４、２４ａ、３１、３１ａ、４５、
４５ａ イオン注入
１３、１３ａ、２２、２２ａ、２５、２５ａ、３２、３２ａ ｎ形不純物
１４、１４ａ、２３、２３ａ、２６、２６ａ、３３、３３ａ、４８、
４８ａ イオン注入領域
２７ 第１ｎ領域
２７ａ 第１ゲート電極部
２８ 第２ｎ領域
２８ａ 第２ゲート電極部
２９ 第３ｎ領域
２９ａ 第３ゲート電極部
３０ 第４ｎ領域
３０ａ 第４ゲート電極部
４６、４６ａ ｐ形不純物
４７、４７ａ 低濃度領域
４８、４８ａ、４９、４９ａ、５１、５１ａ、５２、５２ａ ＭＯＳＦＥＴ
５３、５３ａ、５４、５４ａ 活性領域
６１、６１ａ ｐＭＯＳＦＥＴ
６２、６２ａ ｎＭＯＳＦＥＴ
１００、１０１ ｎ半導体基板
１０２ 半導体チップ
２００ スイッチングレギュレータ
ＶＧ ゲート電圧
ＶＧｉｎ ゲート入力電圧
Ｖｔｈ１ ゲートしきい値電圧（低い）
Ｖｔｈ２ ゲートしきい値電圧（高い）
ＶＩＮ 入力電圧（電源）
ＶＯＵＴ 出力電圧
Ｌ 出力インダクタ
Ｃ 出力コンデンサ
【発明の属する技術分野】
この発明は、スイッチング時の電流の立ち上がりおよび立ち下がりを緩くした半導体装置とその製造方法およびそれを用いて入出力電圧変動を抑制し、スイッチング周波数を高めた電力変換装置に関する。
【０００２】
【従来の技術】
図３１は、従来のスイッチングレギュレータの要部構成図である。このスイッチングレギュレータ３００は、半導体スイッチであるｐチャネルＭＯＳＦＥＴ３０１とｎチャネルＭＯＳＦＥＴ３０２、出力インダクタＬ、出力コンデンサＣ、ドライバ３０３、比較器３０４、発振器３０４で構成される。
ｐチャネルＭＯＳＦＥＴ３０１、ｎチャネルＭＯＳＦＥＴ３０２のオン・オフにより入力電源電圧（入力電圧ＶＩＮ）を変換し、出力インダクタＬ、出力コンデンサＣを介して出力電圧ＶＯＵＴ を出力する。実回路では無視できない寄生インダクタ成分が入力電源側に存在し、この部分にスイッチングによる急激な電流変化が起きることで高周波の電圧変動（電圧振動）が入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ に生じる。つぎに、この電圧変動を回避する方法ついて説明する。
【０００３】
図３２は、電圧変動を回避した従来のスイッチングレギュレータの要部構成図である。
従来の電圧変動回避法では、出力段トランジスタであるｐチャネルＭＯＳＦＥＴ３０１とｎチャネルＭＯＳＦＥＴ３０２のゲートにそれぞれ抵抗Ｒ１、Ｒ２を挿入し、出力段トランジスタのゲート容量Ｃとで構成されるＲＣ回路で、ゆっくりとゲート電位ＶＧＰ、ＶＧＮを変化させて出力電流の急変を抑えることが行われている。
また、別の電圧変動回避法が開示されているのでその内容を説明する（例えば、特許文献１参照）。
図３３は、電圧変動を回避するための出力段トランジスタの構成図である。半導体基板に多数の出力段トランンジスタＭ１〜Ｍ４を形成し、このＭ１〜Ｍ４のゲートを並列接続するゲート配線に抵抗成分を持たせる。このゲート配線はポリシリコンで半導体基板上に形成され、このポリシリコンに抵抗Ｒ０を形成する。
各抵抗Ｒ０とＭ１〜Ｍ４のゲートと接続する。
【０００４】
このように形成すると、Ｍ１のゲートとＲ０の抵抗が接続し、Ｍ２のゲートとＲ０＋Ｒ０＝２×Ｒ０の抵抗、Ｍ３のゲートと３×Ｒ０の抵抗、Ｍ４のゲートと４×Ｒ０の抵抗が接続する。このようにゲート入力電圧ＶＮＯ（ＶＰ０）が入力される位置から離れた出力段トランジスタはゲートと接続する抵抗が大きくなる。そのため、ゲート容量Ｃ０とゲートと接続する抵抗（Ｒ０〜４×Ｒ０）で決まる時定数はゲートと接続する抵抗が大きくなる程大きくなる。
図３４は、ゲート入力電圧ＶＮ０、ゲート電圧ＶＧＮと時間の関係を示した図である。
ゲート入力電圧ＶＮ０に対して、各ゲート電圧ＶＧＮ１ 〜ＶＧＮ４ の立ち上がりは遅くなり、ゲート入力電圧ＶＮ０の入力点Ｅから離れる程その立ち上がりは遅くなる。また、各トランジスタのドレイン電流はゲートしきい値電圧Ｖｔｈ０ を超えた時点で流れ出すため、Ｍ１はｔ１、Ｍ２はｔ２、Ｍ３はｔ３、Ｍ４はｔ４の時点で流れ出す。
【０００５】
図３５は、ドレイン電流ＩＤ と時間の関係を示す図である。図３４から全トランジスタを合わせたドレイン電流ＩＤ （Ｍ１＋Ｍ２＋Ｍ３＋Ｍ４）は時間に対して、３箇所折れ曲がりがあり、時間と共にｄｉ／ｄｔは大ききなり、最終的なｄｉ／ｄｔは図３１のＭＯＳＦＥＴの場合と同じになる。従って、逆にドレイン電流ＩＤ が流れ始める時点でのｄｉ／ｄｔは図３１のＭＯＳＦＥＴと比べると大幅に小さくなり、スイッチング時のドレイン電圧・電流の変動は抑制される。そのため、このような構成のトランジスタを用いたスイッチングレギュレータの入出力電圧の変動は抑制される。
【０００６】
【特許文献１】
米国特許第４８０８８６１号明細書（第３図）
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１の方法では、ドライバ回路から遠いトランジスタのＲＣ時定数は大きくなり、電圧変動は抑制されるものの、電圧の立ち上がり時間や立ち下がり時間が長くなり、スイッチング周波数を高くすることが困難である。
この発明の目的は、電力変換装置の入出力電圧変動を抑制し、スイッチング周波数を高めることができる半導体装置とその製造方法およびそれを用いた電力変換装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、
（１）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、前記ゲート電極下の前記半導体基板の表面層に選択的に不純物をイオン注入し、前記半導体基板と不純物濃度が異なる第３領域を有する構成とする。
（２）前記ゲート電極下の前記半導体基板の表面層に選択的に第１導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が高い第３領域を有するとよい。
（３）前記第３領域が、不純物イオン量が異なるイオン注入を複数回選択的に行って形成された複数段階の異なる不純物濃度の領域を有するとよい。
（４）前記ゲート電極下の前記半導体基板の表面層に選択的に第２導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が低い第４領域を有するとよい。
（５）前記第４領域が、不純物イオン量が異なるイオン注入を複数回イオン注入場所をずらして行って形成された不純物濃度が複数段階の異なる領域を有するとよい。
（６）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、ゲート電極に不純物を選択的にイオン注入し、該ゲート電極下の半導体基板の表面層に形成される第２導電形のチャネル領域のゲートしきい値電圧を前記不純物の量に応じて選択的に変化させる構成とする。
（７）前記ゲート電極に第１導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で高くするとよい。
（８）前記ゲート電極に第２導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で低くするとよい。
（９）異なる不純物イオン量のイオン注入領域を複数個形成し、該不純物イオン量に応じて、異なるゲートしきい値電圧の領域を同一チャネル領域内に複数個形成するとよい。
（１０）前記イオン注入領域が、不純物イオン量が異なるイオン注入を複数回イオン注入箇所をずらして行って形成された不純物濃度が複数段階の異なる領域を有する構成とするとよい。
（１１）前記ずらした領域が互いに選択的に重なるとよい。
（１２）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、同一半導体基板にゲートしきい値電圧の異なる半導体素子部を複数個形成し、該半導体素子部を並列接続する構成とする。
（１３）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、ゲートしきい値電圧の異なる半導体素子を個別の半導体基板に形成し、同一パッケージに該半導体素子を並列接続して収納する構成とする。
（１４）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板の表面層に選択的に不純物をイオン注入して、半導体基板とは不純物濃度が異なる第３領域を形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上と前記第３領域上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、を有する製造方法とする。
（１５）第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極をポリシリコンで形成する工程と、該ゲート電極に選択的に不純物をイオン注入する工程と、を有する製造方法とする。
（１６） （１４）、（１５）の製造方法において、前記不純物の導電形が第１導電形もしくは第２導電形であるとよい。
（１７） （１４）、（１５）の製造方法において、前記イオン注入を不純物量を変えて、イオン注入場所をずらして複数回行う工程を有するとよい。
（１８） （１）〜（１３）のいずれかの半導体装置を用いて電力変換装置を製作するとよい。
〔作用〕
同一のチャネル領域でしきい値の異なる領域が存在する半導体装置ではゲート電圧を印加すると、スイッチング時点に微妙にずれが生じて、主電流の立ち上がり、および立ち下がりが緩やかになり、この半導体装置をスイッチングレギュレータなどの電力変換装置に適用すると入出力電圧の変動を抑制することができる。 また、しきい値の異なる半導体素子を個別に同一半導体チップに形成して並列接続した場合やしきい値の異なる半導体チップを並列接続した場合も同様の効果が得られる。
【０００９】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｄ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。半導体装置としては横型のｐチャネルＭＯＳＦＥＴを例として挙げた。導電形を逆にしたｎチャネルＭＯＳＦＥＴにも当然適用できる。
ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１（選択酸化膜）を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００（露出したｎ半導体基板）にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成する。このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３である。このチャネル領域３の右半分にｎ形の高濃度領域４を形成する。チャネル領域３上にゲート絶縁膜８を介してゲート電極７を形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。チャネル領域３の左半分はｎ半導体基板１００が露出した低濃度領域であり、右半分は高濃度領域４である。
【００１０】
この発明のＭＯＳＦＥＴは、左半分が第１ＭＯＳＦＥＴ部１、右半分が第２ＭＯＳＦＥＴ部２で構成されており、第１ＭＯＳＦＥＴ部１はチャネル領域の不純物濃度が低いのでゲートしきい値電圧は低く、第２ＭＯＳＦＥＴ部２は不純物濃度が高いのでゲートしきい値電圧は高い。
尚、図１では高濃度領域４を露出したｎ半導体基板１００の右半分に形成したが、露出したｎ半導体基板１００の両側に形成したり、またＬＯＣＯＳ１１と接する周囲にリング状に形成しても構わない。周囲にリング状に形成した場合は、ゲートしきい値電圧の低い領域が中央部に位置するので、この中央部が電流密度が高くなり、ＬＯＣＯＳ１１に接する箇所の電流密度が低くなる。ＬＯＣＯＳ１１形成時にできたバーズビークのある箇所の電流密度が低くなることで、破壊しにくい素子とすることができる。
【００１１】
また、露出したｎ半導体基板１００にｐ＋ ソース領域５とｐ＋ ドレイン領域６からなるセルを多数形成し、各セルのチャネル領域内に前記したような高濃度領域を形成した場合も同様の効果が得られることは勿論である。
図２から図４は、図１の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。ただし、図４は平面図のみ示す。
図２において、ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成する。
図３において、チャネル領域の右半分に高濃度領域４を形成するために、ｎ形不純物１３のイオン注入１２を行う。その後、熱処理して、高濃度領域４を形成する。この熱処理で高濃度領域４の左端部近傍のｎ形不純物１３は熱処理により、僅かにｎ半導体基板１００の方へ横方向に拡散される。イオン注入領域１４は、ＬＯＣＯＳ１１の一部と、ｐ＋ ソース領域形成予定領域、ｐ＋ ドレイン領域形成予定領域のあるｎ半導体基板１００の露出部の右半分である。
【００１２】
図４において、図示しないゲート絶縁膜を介してポリシリコンなどでゲート電極７を形成する。このゲート電極７とＬＯＣＯＳ１１をマスクとしてｐ＋ ソース領域５とｐ＋ ドレイン領域６をＢまたはＢＦ２ などのｎ形不純物をイオン注入し、熱処理して形成する。この熱処理で、ゲート電極７の端部直下にｐ＋ ソース領域５とｐ＋ ドレイン領域６の端部が広がる（ｐ＋ ソース領域５およびｐ＋ ドレイン領域６はゲート電極７をマスクとしてセルフアラインで形成される）。ｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３となり、右半分がｎ形の高濃度領域４となる。
このようにして形成されたＭＯＳＦＥＴは、低いしきい値電圧を有する第１ＭＯＳＦＥＴ部１と高いしきい値を有する第２ＭＯＳＦＥＴ部２で構成される。
【００１３】
図５は、図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図である。従来のＭＯＳＦＥＴはチャネル領域の不純物濃度は全域で一定で、図１の第１ＭＯＳＦＥＴ部１と同一である。
ゲート電圧が第１ＭＯＳＦＥＴ部１の低いしきい値電圧Ｖｔｈ１ を超えると第１ＭＯＳＦＥＴ部１のドレイン電流ＩＤ１ が流れ出す。また、ゲート電圧が第２ＭＯＳＦＥＴ部２の高いしきい値電圧Ｖｔｈ２ を超えると、第２ＭＯＳＦＥＴ部２のドレイン電流ＩＤ２が流れ出し、図１のＭＯＳＦＥＴとしては、ＩＤ１＋ＩＤ２のドレイン電流ＩＤ が流れる。
一方、従来のＭＯＳＦＥＴの場合は、右半分も第１ＭＯＳＦＥＴ部１ に相当するＭＯＳＦＥＴ部となるため、Ｖｔｈ１ を超えると、ＩＤ１の２倍のドレイン電流が流れる。
【００１４】
図６は、図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図である。図にはゲート電圧ＶＧ も示した。
ゲート電圧ＶＧ がＶｔｈ１ を超えた時点で、第１ＭＯＳＦＥＴ部１のドレイン電流ＩＤ１が流れ始め、Ｖｔｈ２ を超えた時点で第２ＭＯＳＦＥＴ部２のドレイン電流ＩＤ２が流れ始めてＩＤ１に重畳する。
ゲートしきい値電圧が高い第２ＭＯＳＦＥＴ部２を形成することで、図１のＭＯＳＦＥＴのドレイン電流が流れ始める付近の電流上昇率（ｄｉ／ｄｔ）は従来のＭＯＳＦＥＴより小さくなり、ターンオン時のＭＯＳＦＥＴのドレイン電流・電圧の変動（振動）が抑制される。
図７は、図１のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図である。この従来のＭＯＳＦＥＴは、ドレイン電流・電圧の変動を抑制する抵抗がゲートに接続する抵抗付加品である。また、ゲート制御回路から出力されるゲート入力電圧をＶＤｉｎ で示す。
【００１５】
ゲート電圧ＶＧ は、本発明品ではゲートと接続する抵抗が極めて小さいためにほぼＶＧｉｎ と同じ波形となる。一方、従来品ではゲートと接続する抵抗Ｒとゲート・ソース間容量Ｃ１による時定数（Ｒ×Ｃ１）でゲート電圧は上昇するために、ゲート電圧ＶＧ が一定となる時間は、本発明品に対して時間が長くなる。
つまり、本発明品は、従来品と比べて、ドレイン電流が一定となる時間が短く、動作周波数を高めることができる。
そのため、本発明品は、ドレイン電圧の変動（振動）を抑制し、高い周波数で動作させることができる。この本発明品をスイッチングレギュレータなどの電力変換装置に用いることで、入出力電圧変動を抑制し、高い周波数で動作させることができる。
【００１６】
また、説明を省略したが、ターンオフ時も同様に本発明品は、ドレイン電流・電圧の変動を抑制することができる。
図８は、この発明の第２実施例の半導体装置の要部平面図である。
図１との違いは、チャネル領域３が４つの不純物濃度が異なる領域で構成されている点である。第１ｎ領域はｎ半導体領域１００が露出した領域であり、第２から第４ｎ領域は第１ｎ領域より高い不純物濃度で、それぞれ異なる不純物濃度の領域である。
このように、第１ｎ領域より高く、それぞれ異なる不純物濃度とすることで、しきい値電圧が異なるＭＯＳＦＥＴ部が形成され、図５に相当するドレイン電流とゲート電圧を示す図で、ドレイン電流が折れ曲がる点が３個に増えて、小刻みに変化する。また、個々のＭＯＳＦＥＴ部のチャネル幅が小さくなるため、ゲート電圧に対するドレイン電流の勾配が小さくなり、図６に相当するドレイン電流と時間を示す図では、ドレイン電流が流れ始める付近のｄｉ／ｄｔは図１のＭＯＳＦＥＴより小さくなり、ドレイン電流・電圧の変動（振動）をさらに抑制することができる。
【００１７】
図９と図１０は、図８の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
図９において、図２に続き、露出したｎ半導体領域１００の半分を覆うイオン注入領域２３にｎ形不純物２２のイオン注入２１を行う（図３に相当）。
図１０において、図９に続き、中央部のイオン注入領域２６にｎ形不純物２５（１回目のドーズ量と異なるドーズ量とする）のイオン注入２４を行う。このイオン注入領域２６を第１回目のイオン注入領域２３に対してずらすことで、端部が重なる領域と重ならない領域ができる。
このようにすることで、イオン注入されない不純物濃度が一番低い領域が１つ、不純物濃度が異なる領域２８、２９、３０が３つ形成される。例えば、１回目のイオン注入２１のｎ形不純物２２のドーズ量をＫとし、２回目のドーズ量をＫ／２とすると、領域２８のドーズ量はＫ／２、領域３０のドーズ量はＫ、領域２９のドーズ量は３Ｋ／２となる。
【００１８】
また、１回目と２回目のイオン注入領域をずらすことで、２回のイオン注入で不純物濃度の異なる領域を４箇所形成できる。
図１１は、３回イオン注入した場合の半導体装置の製造方法であり、同図（ａ）は要部工程平面図、同図（ｂ）は同図（ａ）の要部工程断面図である。
図１０に続き、図１０のイオン注入領域２６からずらした２か所のイオン注入領域３３にｎ形不純物３２のイオン注入３１を行う。ｎ形不純物３２のドーズ量はｎ形不純物２２のドーズ量と異なるようにする。
３回のイオン注入で、イオン注入されない領域も含めて不純物濃度が異なる領域３４〜４１の８箇所形成できる。
同様にイオン注入回数をｎ回とし、例えばｉ番目のイオン注入のドーズ量をａ／２（ｉ−１） とすることで、ａ／２（ｎ−１） の刻みで不純物濃度が異なる領域が２ｎ 箇所形成される。このように不純物濃度が異なる領域を増加させることで、スイッチング時の電流波形が緩やかになり、ドレイン電流・電圧の変動をさらに抑制することができる。
【００１９】
その結果、このＭＯＳＦＥＴをスイッチングレギュレータに用いると、一層、入出力電圧変動が抑制できる。
図１２は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の要部断面図である。
図１との違いは、ｎ半導体基板１０１に逆導電形であるｐ型不純物をイオン注入した点である。この場合は、イオン注入箇所４８の正味の不純物濃度（ｎ形不純物濃度−ｐ形不純物濃度）はコンペンセート（補償）されて、ｎ半導体基板１０１の不純物濃度より低くなる。これはカウンタードープと言われる方法であり、ゲートしきい値電圧は低くなる。
そのため、カウンタードープ後の正味の不純物濃度を、ｎ半導体基板１００と同じになるようにｎ半導体基板１０１の不純物濃度を予め高くしておけば、図１と同様の効果が得られる。
【００２０】
図１３は、この発明の第４実施例の半導体装置の要部平面図である。図１との違いは、図１の第１ＭＯＳＦＥＴ部１、第２ＭＯＳＦＥＴ部２に相当するＭＯＳＦＥＴ４８、４９を同一半導体基板１００（半導体チップ１０２）に別々に形成しそれらを並列に配線した点である。この場合も図１と同様の効果が得られることは勿論である。尚、図ではＭＯＳＦＥＴ４８、４９を形成する領域を示し、ソース領域、ドレイン領域や配線などの詳細な説明は省略されている。
図１４は、この発明の第５実施例の半導体装置の要部平面図である。図１との違いは、図１の第１ＭＯＳＦＥＴ部１、第２ＭＯＳＦＥＴ部２に相当するＭＯＳＦＥＴ５１、５２を別々の半導体基板に形成し、これらのＭＯＳＦＥＴを並列接続して同一のパッケージに収納した点である。この場合も図１と同様の効果が得られることは勿論である。尚、図では、個々のＭＯＳＦＥＴ５１、５２の概略平面のみ示した。図中の５３、５４は活性領域で、ソース領域、ドレイン領域、ゲート電極などが形成される領域である。
【００２１】
尚、前記の実施例では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタなど）やＭＯＳサイリスタなどのＭＯＳデバイスに対しても本発明が適用できることは勿論である。
図１５は、この発明の第６実施例であり、第１から第５実施例の半導体装置を用いた電力変換装置の主要部の回路図である。電力変換装置の例としてスイッチングレギュレータを挙げた。
スイッチングレギュレータ２００は、本発明のｐチャネル型のＭＯＳＦＥＴ部１、２を有するｐＭＯＳＦＥＴ６１と前記実施例では示さなかった本発明のｎチャネル型のＭＯＳＦＥＴ部を有するｎＭＯＳＦＥＴ６２と出力インダクタＬと出力コンデンサＣで構成される。
【００２２】
前記したように、本発明のｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２を用いることで、ｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２がスイッチングするときに発生するドレイン電流・電圧の変動（振動）を抑制できて、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ の変動（振動）が抑制される。また、ｐＭＯＳＦＥＴ６１、ｎＭＯＳＦＥＴ６２を高周波で動作させることができるため、スイッチングレギュレータ２００の出力電圧ＶＯＵＴ を精度よく制御することができる。
前記は、半導体基板の表面層に形成されるチャネル領域に選択的（部分的）に不純物イオンを注入して、チャネル内に異なるゲートしきい値電圧を持つ複数の領域を形成する方法について説明したが、ポリシリコンで形成されたゲート電極に選択的に不純物イオンを注入して、同様にチャネル内に異なるゲートしきい値電圧を持つ複数の領域を形成する方法について説明する。
【００２３】
図１６は、この発明の第７実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は同図（ａ）のＹ１−Ｙ１線で切断した要部断面図、同図（ｄ）は同図（ａ）のＹ２−Ｙ２線で切断した要部断面図である。半導体装置としては横型のｐチャネルＭＯＳＦＥＴを例として挙げた。導電形を逆にしたｎチャネルＭＯＳＦＥＴにも当然適用できる。また、この実施例は半導体基板１００の代わりにゲート電極７ａに図１のようなパターンで不純物をイオン注入した場合である。
ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１（選択酸化膜）を形成し、このＬＯＣＯＳ１１で囲まれたｎ半導体基板１００（露出したｎ半導体基板）にｐ＋ ソース領域５およびｐ＋ ドレイン領域６を形成する。このｐ＋ ソース領域５とｐ＋ ドレイン領域６に挟まれた領域がチャネル領域３である。このチャネル領域３上にゲート絶縁膜８を介してポリシリコンでゲート電極７ａを形成し、ｐ＋ ソース領域５上とｐ＋ ドレイン領域６上にソース電極９とドレイン電極１０をそれぞれ形成する。
【００２４】
ノンドープのポリシリコンで形成されたゲート電極７ａの右半分にｎ形不純物イオンを注入した箇所４ａを形成する。多少ドープしたポリシリコンでも構わない。この場合は、ドープした不純物濃度よりも高濃度になるようにイオン注入するとよい。このイオン注入ですでに形成されているｐ＋ ソース領域５とｐ＋ ドレイン領域６の一部にもｎ形不純物がイオン注入されるが、ｐ＋ ソース領域５とｐ＋ ドレイン領域６の不純物濃度が極めて高いため殆ど影響ない。
ゲート電極７ａの左半分はイオン注入されない箇所であり、右半分はイオン注入された箇所４ａである。
この発明のＭＯＳＦＥＴは、左半分が第１ＭＯＳＦＥＴ部１ａ、右半分が第２ＭＯＳＦＥＴ部２ａで構成されており、第１ＭＯＳＦＥＴ部１ａはゲート電極７ａにｎ形不純物のイオン注入を行っていないのでゲートしきい値電圧は低く、第２ＭＯＳＦＥＴ部２ａはイオン注入を行っているのでゲートしきい値電圧は高い。
【００２５】
尚、図１６ではイオン注入領域４ａをゲート電極７ａの右半分に形成したが、ゲート電極７ａの両側に形成しても構わない。
図１７、図１８は、図１６の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
図１７において、ｎ半導体基板１００の表面に選択的にＬＯＣＯＳ１１を形成する。
表面にゲート絶縁膜８を形成し、このゲート絶縁膜８上にポリシリコンでゲート電極７ａを形成する。このゲート電極７ａとＬＯＣＯＳ１１をマスクとしてｐ＋ ソース領域５とｐ＋ ドレイン領域６をＢまたはＢＦ２ などのｎ形不純物をイオン注入し、熱処理して形成する。この熱処理で、ゲート電極７ａの端部直下にｐ＋ ソース領域５とｐ＋ ドレイン領域６の端部が広がる（ｐ＋ ソース領域５およびｐ＋ ドレイン領域６はゲート電極７ａをマスクとしてセルフアラインで形成される）。
【００２６】
その後、ゲート電極７ａの右半分にｎ形不純物１３ａのイオン注入１２ａを行いイオン注入箇所４ａを形成して、図１９のような、第１ＭＯＳＦＥＴ１ａと第２ＭＯＳＦＥＴ２ａを形成する。
図２０は、図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図である。従来のＭＯＳＦＥＴはチャネル領域全域でゲートしきい値電圧は一定であり、図１６の第１ＭＯＳＦＥＴ部１ａと同一である。
図５と同様に、ゲート電圧が第１ＭＯＳＦＥＴ部１ａの低いしきい値電圧Ｖｔｈ１ａを超えると第１ＭＯＳＦＥＴ部１ａのドレイン電流ＩＤ１ａ が流れ出す。また、ゲート電圧が第２ＭＯＳＦＥＴ部２ａの高いしきい値電圧Ｖｔｈ２ａを超えると、第２ＭＯＳＦＥＴ部２ａのドレイン電流ＩＤ２ａ が流れ出し、図１６のＭＯＳＦＥＴとしては、ＩＤ１ａ ＋ＩＤ２ａ のドレイン電流ＩＤ が流れる。
【００２７】
一方、従来のＭＯＳＦＥＴの場合は、右半分も第１ＭＯＳＦＥＴ部１ａに相当するＭＯＳＦＥＴ部となるため、Ｖｔｈ１ａを超えると、ＩＤ１ａ の２倍のドレイン電流が流れる。
図２１は、図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図である。図にはゲート電圧ＶＧ も示した。
図５と同様に、ゲート電圧ＶＧ がＶｔｈ１ａを超えた時点で、第１ＭＯＳＦＥＴ部１ａのドレイン電流ＩＤ１ａ が流れ始め、Ｖｔｈ２ａを超えた時点で第２ＭＯＳＦＥＴ部２ａのドレイン電流ＩＤ２ａ が流れ始めてＩＤ１ａ に重畳する。
ゲートしきい値電圧が高い第２ＭＯＳＦＥＴ部２ａを形成することで、図１６のＭＯＳＦＥＴのドレイン電流が流れ始める付近の電流上昇率（ｄｉ／ｄｔ）は従来のＭＯＳＦＥＴより小さくなり、ターンオン時のＭＯＳＦＥＴのドレイン電流・電圧の変動（振動）が抑制される。
【００２８】
図２２は、図１６のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図である。図７と同様に、この従来のＭＯＳＦＥＴは、ドレイン電流・電圧の変動を抑制する抵抗がゲートに接続する抵抗付加品である。また、ゲート制御回路から出力されるゲート入力電圧をＶＤｉｎ で示す。
ゲート電圧ＶＧ は、本発明品ではゲートと接続する抵抗が極めて小さいためにほぼＶＧｉｎ と同じ波形となる。一方、従来品ではゲートと接続する抵抗Ｒとゲート・ソース間容量Ｃ１による時定数（Ｒ×Ｃ１）でゲート電圧は上昇するために、ゲート電圧ＶＧ が一定となる時間は、本発明品に対して時間が長くなる。
つまり、本発明品は、従来品と比べて、ドレイン電流が一定となる時間が短く、動作周波数を高めることができる。
【００２９】
そのため、本発明品は、ドレイン電圧の変動（振動）を抑制し、高い周波数で動作させることができる。この本発明品をスイッチングレギュレータなどの電力変換装置に用いることで、入出力電圧変動を抑制し、高い周波数で動作させることができる。
また、説明を省略したが、ターンオフ時も同様に本発明品は、ドレイン電流・電圧の変動を抑制することができる。
図２３は、この発明の第８実施例の半導体装置の要部平面図である。
図１６との違いは、チャネル領域３が４つの不純物濃度が異なる領域で構成されている点である。第１ゲート電極部２７ａはイオン注入しない領域であり、第２から第４ゲート電極部２８ａ〜３０ａは第１ゲート電極部２７ａより高い不純物濃度で、それぞれ異なる不純物濃度の部位である。
【００３０】
このように、第１ゲート電極部より高く、それぞれ異なる不純物濃度とすることで、しきい値電圧が異なるＭＯＳＦＥＴ部が形成され、図２０に相当するドレイン電流とゲート電圧を示す図で、ドレイン電流が折れ曲がる点が３個に増えて、小刻みに変化する。また、個々のＭＯＳＦＥＴ部のチャネル幅が小さくなるため、ゲート電圧に対するドレイン電流の勾配が小さくなり、図２１に相当するドレイン電流と時間を示す図では、ドレイン電流が流れ始める付近のｄｉ／ｄｔは図１６のＭＯＳＦＥＴより小さくなり、ドレイン電流・電圧の変動（振動）をさらに抑制することができる。
図２４と図２５は、図２３の半導体装置の製造方法であり、工程順に示す要部工程平面図（ａ）と要部工程断面図（ｂ）である。
【００３１】
図２４において、図１７に続き、ゲート電極７ａの半分を覆うイオン注入箇所２３ａにｎ形不純物２２ａのイオン注入２１ａを行う（図１８に相当）。
図２５において、図２４に続き、ゲート電極７ａの中央部のイオン注入箇所２６ａにｎ形不純物２５ａ（１回目のドーズ量と異なるドーズ量とする）のイオン注入２４ａを行う。このイオン注入領域２６ａを第１回目のイオン注入領域２３ａに対してずらすことで、端部が重なる領域と重ならない領域ができる。
このようにすることで、図１０と同様に、ゲート電極７ａでイオン注入されない不純物濃度が一番低い箇所が１つ、不純物濃度が異なる箇所２８ａ、２９ａ、３０ａが３つ形成される。例えば、１回目のイオン注入２１ａのｎ形不純物２２ａのドーズ量をＫ０ とし、２回目のドーズ量をＫ０ ／２とすると、箇所２８ａのドーズ量はＫ０ ／２、箇所３０ａのドーズ量はＫ０ 、箇所２９ａのドーズ量は３Ｋ０ ／２となる。
【００３２】
また、１回目と２回目のイオン注入箇所をずらすことで、２回のイオン注入で不純物濃度の異なる箇所を４箇所ゲート電極７ａ内に形成できる。
図２６は、３回イオン注入した場合の半導体装置の製造方法であり、同図（ａ）は要部工程平面図、同図（ｂ）は同図（ａ）の要部工程断面図である。
図２５に続き、図２５のイオン注入箇所２６ａからずらした２か所のイオン注入箇所３３ａにｎ形不純物３２ａのイオン注入３１ａをゲート電極７ａに行う。ｎ形不純物３２ａのドーズ量はｎ形不純物２２ａのドーズ量と異なるようにする。
３回のイオン注入で、イオン注入されない箇所も含めて不純物濃度が異なる箇所３４ａ〜４１ａの８箇所ゲート電極７ａ内に形成できる。
【００３３】
同様にイオン注入回数をｎ回とし、例えばｉ番目のイオン注入のドーズ量をａ／２（ｉ−１） とすることで、ａ／２（ｎ−１） の刻みで不純物濃度が異なる箇所が２ｎ 箇所形成される。このように不純物濃度が異なる箇所を増加させることで、スイッチング時の電流波形が緩やかになり、ドレイン電流・電圧の変動をさらに抑制することができる。
その結果、このＭＯＳＦＥＴをスイッチングレギュレータに用いると、一層、入出力電圧変動が抑制できる。
図２７は、この発明の第９実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の要部断面図である。
ゲート電極７ａを形成するポリシリコンに不純物濃度が薄いｐ形不純物４７ａがドープされている場合、ゲート電極７ａに逆導電形であるｎ形不純物４６ａを高濃度にイオン注入してｎ形のポリシリコンでゲート電極７ａを形成しても、図１６と同様の効果が得られる。
【００３４】
図２８は、この発明の第１０実施例の半導体装置の要部平面図である。図１６との違いは、図１６の第１ＭＯＳＦＥＴ部１ａ、第２ＭＯＳＦＥＴ部２ａに相当するＭＯＳＦＥＴ４８ａ、４９ａを同一半導体基板１００（半導体チップ１０２）に別々に形成しそれらを並列に配線した点である。この場合も図１６と同様の効果が得られることは勿論である。尚、図ではＭＯＳＦＥＴ４８ａ、４９ａを形成する領域を示し、ソース領域、ドレイン領域や配線などの詳細な説明は省略されている。
図２９は、この発明の第１１実施例の半導体装置の要部平面図である。図１６との違いは、図１６の第１ＭＯＳＦＥＴ部１ａ、第２ＭＯＳＦＥＴ部２ａに相当するＭＯＳＦＥＴ５１ａ、５２ａを別々の半導体基板に形成し、これらのＭＯＳＦＥＴを並列接続して同一のパッケージに収納した点である。この場合も図１６と同様の効果が得られることは勿論である。尚、図では、個々のＭＯＳＦＥＴ５１ａ、５２ａの概略平面のみ示した。図中の５３ａ、５４ａは活性領域で、ソース領域、ドレイン領域、ゲート電極などが形成される領域である。
【００３５】
尚、前記の実施例では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタなど）やＭＯＳサイリスタなどのＭＯＳデバイスに対しても本発明が適用できることは勿論である。
図３０は、この発明の第１２実施例であり、第７から第１１実施例の半導体装置を用いた電力変換装置の主要部の回路図である。電力変換装置の例としてスイッチングレギュレータを挙げた。
スイッチングレギュレータ２００は、本発明のｐチャネル型のＭＯＳＦＥＴ部１ａ、２ｂを有するｐＭＯＳＦＥＴ６１ａと前記実施例では示さなかった本発明のｎチャネル型のＭＯＳＦＥＴ部を有するｎＭＯＳＦＥＴ６２ａと出力インダクタＬと出力コンデンサＣで構成される。
【００３６】
前記したように、本発明のｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａを用いることで、ｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａがスイッチングするときに発生するドレイン電流・電圧の変動（振動）を抑制できて、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴ の変動（振動）が抑制される。また、ｐＭＯＳＦＥＴ６１ａ、ｎＭＯＳＦＥＴ６２ａを高周波で動作させることができるため、スイッチングレギュレータ２００の出力電圧ＶＯＵＴ を精度よく制御することができる。
【００３７】
【発明の効果】
この発明では、チャネル領域に異なる不純物濃度の領域を複数個形成し、ゲートしきい値電圧が異なる複数個の領域としてこれらの領域を並列接続することで、スイッチング時のドレイン電流・電圧の変動（振動）を抑制することができる。
また、ポリシリコンで形成されたゲート電極に異なる不純物濃度の領域を複数形成し、ゲートしきい値電圧が異なる複数の領域としてこれらの領域を並列接続することで、スイッチング時のドレイン電流・電圧の変動（振動）を抑制することができる。
また、同一半導体基板にゲートしきい値電圧が異なるＭＯＳデバイスを複数個形成し、これらを並列接続することで、同様の効果が得られる。
【００３８】
さらに、ゲートしきい値の異なる個別のＭＯＳデバイスチップを並列接続することで、同様の効果が得られる。
これらのＭＯＳデバイスをスイッチングレギュレータなどの電力変換装置に用いることで、ＭＯＳデバイスがオン・オフするときに、電力変換装置の入出力電圧の変動（振動）を抑制できて、この電圧変動によって発生する電磁ノイズ（放射ノイズ）を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図、（ｄ）は（ａ）のＹ２−Ｙ２線で切断した要部断面図
【図２】図１の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図３】図２に続く、図１の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図４】図２に続く、図１の半導体装置の要部工程平面図
【図５】図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図
【図６】図１のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図
【図７】図１のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図
【図８】この発明の第２実施例の半導体装置の要部平面図
【図９】図８の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１０】図９に続く、図８の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１１】３回イオン注入した場合の半導体装置の製造方法であり、（ａ）は要部工程平面図、（ｂ）は（ａ）の要部工程断面図
【図１２】この発明の第３実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は同図（ａ）の要部断面図
【図１３】この発明の第４実施例の半導体装置の要部平面図
【図１４】この発明の第５実施例の半導体装置の要部平面図
【図１５】この発明の第６実施例であり、第１から第５実施例の半導体装置を用いた電力変換装置の主要部の回路図
【図１６】この発明の第７実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図、（ｃ）は（ａ）のＹ１−Ｙ１線で切断した要部断面図、（ｄ）は（ａ）のＹ２−Ｙ２線で切断した要部断面図
【図１７】図１６の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１８】図１７に続く、第７実施例の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図１９】図１８の工程後の半導体装置の要部工程平面図
【図２０】図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図
【図２１】図１６のＭＯＳＦＥＴと従来のＭＯＳＦＥＴのドレイン電流と時間の関係を示す図
【図２２】図１６のＭＯＳＦＥＴ（本発明品）と従来のＭＯＳＦＥＴ（従来品）のゲート電圧と時間の関係を示す図
【図２３】この発明の第８実施例の半導体装置の要部平面図
【図２４】図２３の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図２５】図２４に続く、図２３の半導体装置の要部工程平面図（ａ）と要部工程断面図（ｂ）
【図２６】３回イオン注入した場合の半導体装置の製造方法であり、（ａ）は要部工程平面図、（ｂ）は（ａ）の要部工程断面図
【図２７】この発明の第９実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は同図（ａ）の要部断面図
【図２８】この発明の第１０実施例の半導体装置の要部平面図
【図２９】この発明の第１１実施例の半導体装置の要部平面図
【図３０】この発明の第１２実施例であり、第６から第１０実施例の半導体装置を用いた電力変換装置の主要部の回路図
【図３１】従来のスイッチングレギュレータの要部構成図
【図３２】電圧変動を回避した従来のスイッチングレギュレータの要部構成図
【図３３】電圧変動を回避するための出力段トランジスタの構成図
【図３４】ゲート入力電圧ＶＮ０、ゲート電圧ＶＧＮと時間の関係を示した図
【図３５】ドレイン電流ＩＤ と時間の関係を示す図
【符号の説明】
１、１ａ 第１ＭＯＳＦＥＴ部
２、２ａ 第２ＭＯＳＦＥＴ部
３ チャネル領域
４、４ａ 高濃度領域
５ ｐ＋ ソース領域
６ ｐ＋ ドレイン領域
７、７ａ ゲート電極
８ ゲート絶縁膜
９ ソース電極
１０ ドレイン電極
１１ ＬＯＣＯＳ
１２、１２ａ、２１、２１ａ、２４、２４ａ、３１、３１ａ、４５、
４５ａ イオン注入
１３、１３ａ、２２、２２ａ、２５、２５ａ、３２、３２ａ ｎ形不純物
１４、１４ａ、２３、２３ａ、２６、２６ａ、３３、３３ａ、４８、
４８ａ イオン注入領域
２７ 第１ｎ領域
２７ａ 第１ゲート電極部
２８ 第２ｎ領域
２８ａ 第２ゲート電極部
２９ 第３ｎ領域
２９ａ 第３ゲート電極部
３０ 第４ｎ領域
３０ａ 第４ゲート電極部
４６、４６ａ ｐ形不純物
４７、４７ａ 低濃度領域
４８、４８ａ、４９、４９ａ、５１、５１ａ、５２、５２ａ ＭＯＳＦＥＴ
５３、５３ａ、５４、５４ａ 活性領域
６１、６１ａ ｐＭＯＳＦＥＴ
６２、６２ａ ｎＭＯＳＦＥＴ
１００、１０１ ｎ半導体基板
１０２ 半導体チップ
２００ スイッチングレギュレータ
ＶＧ ゲート電圧
ＶＧｉｎ ゲート入力電圧
Ｖｔｈ１ ゲートしきい値電圧（低い）
Ｖｔｈ２ ゲートしきい値電圧（高い）
ＶＩＮ 入力電圧（電源）
ＶＯＵＴ 出力電圧
Ｌ 出力インダクタ
Ｃ 出力コンデンサ
Claims (18)
- 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、
前記ゲート電極下の前記半導体基板の表面層に選択的に不純物をイオン注入し、前記半導体基板と不純物濃度が異なる第３領域を有することを特徴とする半導体装置。 - 前記ゲート電極下の前記半導体基板の表面層に選択的に第１導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が高い第３領域を有することを特徴とする請求項１に記載の半導体装置。
- 前記第３領域が、不純物イオン量が異なるイオン注入を複数回選択的に行って形成された複数段階の異なる不純物濃度の領域を有することを特徴とする請求項２に記載の半導体装置。
- 前記ゲート電極下の前記半導体基板の表面層に選択的に第２導電形の不純物をイオン注入して形成した半導体基板より不純物濃度が低い第４領域を有することを特徴とする請求項３に記載の半導体装置。
- 前記第４領域が、不純物イオン量が異なるイオン注入を複数回イオン注入場所をずらして行って形成された不純物濃度が複数段階の異なる領域を有することを特徴とする請求項４に記載の半導体装置。
- 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、
ゲート電極に不純物を選択的にイオン注入し、該ゲート電極下の半導体基板の表面層に形成される第２導電形のチャネル領域のゲートしきい値電圧を前記不純物の量に応じて選択的に変化させることを特徴とする半導体装置。 - 前記ゲート電極に第１導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で高くすることを特徴とする請求項６に記載の半導体装置。
- 前記ゲート電極に第２導電形の不純物を選択的にイオン注入し、該不純物イオン量を増やすことで、前記チャネル領域のゲートしきい値電圧を前記不純物イオン量を増やした箇所で低くすることを特徴とする請求項６に記載の半導体装置。
- 異なる不純物イオン量のイオン注入領域を複数個形成し、該不純物イオン量に応じて、異なるゲートしきい値電圧の領域を同一チャネル領域内に複数個形成することを特徴とする請求項７または８に記載の半導体装置。
- 前記イオン注入領域が、不純物イオン量が異なるイオン注入を複数回イオン注入箇所をずらして行って形成された不純物濃度が複数段階の異なる領域を有することを特徴とする請求項９に記載の半導体装置。
- 前記ずらした領域が互いに選択的に重なることを特徴とする請求項５または１０に記載の半導体装置。
- 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、
同一半導体基板にゲートしきい値電圧の異なる半導体素子部を複数個形成し、該半導体素子部を並列接続することを特徴とする半導体装置。 - 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置において、
ゲートしきい値電圧の異なる半導体素子を個別の半導体基板に形成し、同一パッケージに該半導体素子を並列接続して収納することを特徴とする半導体装置。 - 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、
第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板の表面層に選択的に不純物をイオン注入して、半導体基板とは不純物濃度が異なる第３領域を形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上と前記第３領域上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、を有する半導体装置の製造方法。 - 第１導電形の半導体基板の表面に形成した第２導電形の第１領域と、該第１領域と離して形成した第２導電形の第２領域と、前記第１領域と該第２領域に挟まれた半導体基板の表面にゲート絶縁膜を介して形成したゲート電極とを具備した半導体装置の製造方法において、
第１導電形の半導体基板の表面に第２導電形の第１領域と、該第１領域と離して第２導電形の第２領域とを形成する工程と、前記第１領域と前記第２領域に挟まれた前記半導体基板上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上にゲート電極をポリシリコンで形成する工程と、該ゲート電極に選択的に不純物をイオン注入する工程とを有する半導体装置の製造方法。 - 前記不純物の導電形が第１導電形もしくは第２導電形であることを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
- 前記イオン注入を不純物量を変えてから、イオン注入場所をずらして複数回行う工程を有することを特徴とする請求項１４または１５に記載に半導体装置の製造方法。
- 請求項１〜１３のいずれか１項に記載の半導体装置を用いたことを特徴とする電力変換装置。
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|---|---|---|---|---|
| JP2008263136A (ja) * | 2007-04-13 | 2008-10-30 | Denso Corp | 半導体装置 |
| JP2009540555A (ja) * | 2006-06-08 | 2009-11-19 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | トランジスタデバイスにおける逆短チャネル効果を利用する装置および方法 |
| JP2009290211A (ja) * | 2008-05-28 | 2009-12-10 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
-
2003
- 2003-08-04 JP JP2003205761A patent/JP2004253765A/ja not_active Withdrawn
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