JP2012156295A - 半導体装置の製造方法、半導体装置 - Google Patents

Abstract

【課題】高性能のトレンチゲート型のＭＯＳＦＥＴを高い歩留まりで製造する。
【解決手段】まず、半導体基板１１上において、その上のゲート電極が形成されるべき領域上に底部酸化膜層（底部絶縁層）１２を形成する（図１（ａ）：底部絶縁層形成工程）。この上に、シリコン単結晶である第２ｎ⁻層（第２の半導体層）１３を選択エピタキシャル成長させる（図１（ｂ）：第１成長工程）。この状態で、ｐ層（第３の半導体層）１４をエピタキシャル成長させる（図１（ｃ）：第２成長工程）。フォトレジストパターン２０１をマスクとして、シリコンに対する異方性エッチングを行う（図１（ｆ）：溝形成工程）。この異方性エッチングによって、底部酸化膜層１２の上で、ｐ層１４の下側において第２ｎ⁻層１３が溝の内面において露出する。
【選択図】図１

Description

本発明は、半導体装置、特にトレンチゲート形状を具備するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法、及びこの半導体装置に関する。

ＭＯＳＦＥＴは、各種のスイッチング素子等として使用されている。その中でも、特に大電流で駆動される素子（パワーＭＯＳＦＥＴ）として、トレンチゲート構造のものが知られている。

トレンチゲート構造のＭＯＳＦＥＴの断面構造の一例を図２に示す。この構造においては、ＭＯＳＦＥＴのドレインとして機能するｎ^＋（不純物濃度の高いｎ型）基板９１上に、ｎ⁻（不純物濃度の低いｎ型）層９２、ｐ層９３が順次形成されている。この構造において、表面からｐ層９３を貫通し、ｎ⁻層９２に達する形態の溝が形成され、溝の上端部に隣接するｐ層９３中にｎ^＋層（ソース領域９４）が形成される。この溝は、図２中において紙面に垂直な方向に延びて形成されており、図２はこの溝が延伸する方向に垂直な断面となっている。この溝の内部の表面全面には酸化膜層９５が形成された上で、この溝は多結晶シリコンで構成されたゲート電極９６で埋め込まれる。ソース領域９４及びｐ層９３の上面にはソース電極９７が接続され、ソース電極９７とゲート電極９６とは層間絶縁層９８で絶縁されている。また、ｎ^＋基板９１の裏面には、ドレイン電極９９が形成されている。なお、溝の形態は任意であり、内部にゲート電極９６等を形成できる構造であれば、例えば溝ではなく平面視でドット状の形状とすることもできる。

この構成においては、ゲート電極（ゲート）９６に閾値以上の電圧を印加することによって、溝中においてゲート電極９６と酸化膜層９５を挟んで隣接したｐ層９３（酸化膜層９５と接する側）にｎ型のチャンネルが誘起され、ＭＯＳＦＥＴがオン状態となる。すなわち、この場合に、ソース電極９７（ソース領域９４）とドレイン電極９９（ドレイン領域：ｎ^＋基板９１）間に電流が流れ、ｎチャンネルＭＯＳＦＥＴとして動作する。この構造においては、ソース、ドレインと、これらの間のチャンネルが基板面と垂直方向に並んで形成されるため、小さな面積でもチャンネル領域を広くとることができ、ソースとドレイン間に大電流を流すことができる。このため、この構造は、パワーＭＯＳＦＥＴとして特に好適である。

この際、溝の側面においては、酸化膜層９５はＭＯＳＦＥＴのゲート絶縁膜として機能するため、その厚さは５０ｎｍ以下と薄くすることが必要である。一方で、良好なスイッチング特性を得るためには、ゲート電極９６とドレイン（ｎ^＋基板９１）との間の容量（ミラー容量Ｃｒｓｓ）を小さくすることが必要となるため、溝の底部におけるこの膜厚を例えば１００ｎｍ以上と厚くすることが必要となる。このため、溝の内部において、酸化膜層９５は、側面で薄く、底部で厚い構成とされる。

一般に、図２の構造は、例えば図３にその工程断面図が示される製造方法によって得ることができる。ここでは、ｎ^＋基板９１上にｎ⁻層９２、ｐ層９３を順次エピタキシャル成長させる（図３（ａ））。
次に、ｐ層９３の表面に局所的にソース領域９４となるｎ層をイオン注入等によって形成する（図３（ｂ））。その後、ソース領域９４が形成された領域中において、ドライエッチングによって溝を形成する（図３（ｃ））。その後、溝の内面全体に酸化膜層９５を形成する（図３（ｄ））。その後、ゲート電極９６、層間絶縁層９８、ソース電極９７、ドレイン電極９９を形成する（図３（ｅ））。なお、酸化膜層９５を形成する（図３（ｄ））前に、溝の内部全体を酸化（犠牲酸化）し、溝内部の表面に形成された酸化膜を選択的にウェットエッチングで除去することができる。これにより、ドライエッチングによって形成された表面の欠陥層が除去され、結晶欠陥が少なくなったｐ層９３上を用いて、より高性能のＭＯＳＦＥＴを得ることができる。

図３（ｄ）において、良好なトランジスタ特性を得るためには、少なくとも溝の側面の酸化膜層９５は熱酸化法によって得ることが好ましいが、底面の厚い酸化膜層９５を熱酸化で得ることは困難である。このため、例えば熱酸化法と、厚い酸化膜を形成することのできるＣＶＤ法を組み合わせて酸化膜層９５を形成することが可能である。しかしながら、ＣＶＤ法によって酸化膜層９５を形成する場合、あるいは熱酸化とＣＶＤ法を組み合わせた場合においても、狭い溝の底部で酸化膜を厚く形成することは困難であり、むしろ底部で薄くなるのが一般的である。このため、実際には特許文献１に記載されるように、この製造方法によって図２の構造を高い歩留まりで製造することは困難である。あるいは、溝の底部の酸化膜層９５を厚くすることが困難であるため、ゲートとドレイン間の容量（ミラー容量Ｃｒｓｓ）を小さくすることが困難である。

このため、溝を形成することによって図２の構造を得るのではなく、予め底部で厚い酸化膜を形成してから選択エピタキシャル成長を用いて図２の構造を得る製造方法が、特許文献２に記載されている。図４は、この製造方法の一部の工程断面図である。ここでは、まずｎ^＋基板９１上に第１ｎ⁻層９２１をエピタキシャル成長させ、厚い底部酸化膜層（底部絶縁層）９５１を、その上のゲート領域（前記の溝に対応する領域）にのみ形成する（図４（ａ））。次に、選択エピタキシャル成長により、第２ｎ⁻層９２２、ｐ層９３を形成する（図４（ｂ））。ここでは、第２ｎ⁻層９２２、ｐ層９３は、底部酸化膜層９５１上には全く成長せず、第１ｎ⁻層９２１の上のみに選択的にエピタキシャル成長する。このため、図中における両側の第２ｎ⁻層９２２、ｐ層９３の間に前記と同様の溝が形成される。その後、ソース領域９４を形成した後に、この溝中に薄いゲート酸化膜層９５２を前記の第１の酸化膜層９５と同様に形成する（図４（ｃ））。その後、ゲート電極９６等を前記と同様に形成する。

この構造においては、ゲート電極９６とｎ^＋基板９１との間には厚い底部酸化膜層９５１が存在し、かつゲート電極９６とｐ層９３の側面との間には薄いゲート酸化膜層９５２が形成される。この際、底部酸化膜層９５１の膜厚は任意であり、第２ｎ⁻層９２２等の成長前に充分厚く形成することが可能である。また、ゲート酸化膜層９５２の膜厚はこれと独立に設定することができる。すなわち、この製造方法によって、溝中において、底部で厚く、側面で薄い酸化膜を溝の中で形成することが可能である。

しかしながら、特許文献２には、図４（ｂ）の選択エピタキシャル成長において、ｐ層９３が図中の上下方向だけでなく、横方向にも成長するという問題点があることも記載されている。このため、実際にはｐ層９３の成長後には、図５に示されるように、第２ｎ⁻層９２２の側面（溝の内部）においてもｐ層９３が形成される。この場合、実際には溝の内部には第２ｎ⁻層９２２が露出しておらず、底部酸化膜層９５１の上にｐ層９３のみが露出した形態となる。ｐ層９３の横方向の成長は、その成長条件によって調整することが可能であるが、これを完全に抑制することは困難である。溝中における第２ｎ⁻層９２２の側面のｐ層９３はＭＯＳＦＥＴの動作上においては障害となるために、少なくともゲート酸化膜層９５２を形成する前にはこれが存在していない状態とすることが必要である。

特許文献２には、このための第１の方法として、図５の状態から等方性エッチングを行うことにより、溝内部の第２ｎ⁻層９２２の側面のｐ層９３を除去することが記載されている。この製造方法の一部の工程断面図が図６である。ここでは、例えば反応性の強いガスを用いたＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を行い、ｐ層９３をエッチングする（図６（ａ））。化学反応のみによってエッチングが行われるＣＤＥによって、ｐ層９３は図中の下方向、横方向に等方的にエッチングされるため、溝内部の第２ｎ⁻層９２２の側面のｐ層９３を除去することができる（図６（ｂ））。ＣＤＥ以外にも、図５の構造全体を酸化（犠牲酸化）し、形成された酸化膜を選択的にウェットエッチングして除去することによっても、同様にこの工程を行うことができる。この場合には、この酸化膜の膜厚（酸化時間）は、この第２ｎ⁻層９２２の側面のｐ層９３の厚さに応じて設定される。これが厚い場合には、酸化とウェットエッチングを複数回ずつ行うことが必要である。

また、特許文献２には、第２の方法として、ｐ層９３が第２ｎ⁻層の側面に成長することを抑制する技術が記載されている。この製造方法の一部の工程断面図が図７である。ここでは、第２ｎ⁻層９２２を選択的にｎ^＋基板９１上に成長させた（図７（ａ））後で、薄い酸化膜層１０１を全体に形成する（図７（ｂ））。次に、第２ｎ⁻層９２２の頂部における酸化膜層１０１を選択的に除去した（図７（ｃ））後に、ｐ層９３を選択エピタキシャル成長させる（図７（ｄ））。その後、ソース領域９４を形成した（図７（ｅ））後に、酸化膜層１０１をウェットエッチング等によって除去する（図７（ｆ））ことにより、図３（ｃ）の構造が得られる。酸化膜層１０１は、第２ｎ⁻層９２２の頂部以外におけるｐ層９３の成長を抑制するためだけに用いられる。このため、その厚さは底部酸化膜層９５１よりも充分薄くすることができ、酸化膜層１０１のみの除去は容易である。この製造方法においては、酸化膜層１０１によって、第２ｎ⁻層９２２の側面へのｐ層９３の成長が防止される。

また、特許文献２には、第３の方法として、第２ｎ⁻層９２２の成長条件を調整することにより、その側面にｐ層９３が成長することを抑制する技術が記載されている。この製造方法の一部の工程断面図が図８である。ここでは、底部酸化膜層９５１を第１ｎ⁻層９２１上に形成した（図８（ａ））後で第２ｎ⁻層９２２をエピタキシャル成長させる（図８（ｂ））際の成長条件が前記と異なる。この場合の成長条件は、第１ｎ⁻層９２１上には単結晶の第２ｎ⁻層９２２がエピタキシャル成長するが、底部酸化膜層９５１の上には多結晶シリコン層１０２が形成される条件とする。更にこの上にｐ層９３をエピタキシャル成長させる（図８（ｃ））。この際、ｐ層９３は第２ｎ⁻層９２２上にはエピタキシャル成長するが、多結晶シリコン層１０２の上には新たに多結晶シリコン層１０３が成長する。その後、ソース領域９４を形成した（図８（ｄ））後に、多結晶シリコン層１０３、１０２を例えばフッ硝酸等を用いたウェットエッチングによって選択的に除去することにより、図３（ｃ）の構造が得られる（図８（ｅ））。この製造方法においては、後で容易に除去できる多結晶シリコン層１０２、１０３が溝中に形成されるために、この構造を容易に得ることができる。

こうした製造方法を用いて、トレンチゲートを用いたＭＯＳＦＥＴを製造することができる。

特開平７−２６３６９２号公報 特開２００３−３１５８５号公報

しかしながら、実際には選択的なエピタキシャル成長を用いた上記の製造方法によって図２に示される理想的な構造を得ることは困難である。

図６の製造方法（第１の方法）においては、ｐ層９３のエッチングは等方的に行われるために、第２ｎ⁻層９２２の側面のｐ層９３は容易に除去される。一方で、エッチングが等方的であるために、図６（ｂ）に示されるように、溝の上端部がエッチングされ、その断面が丸みを帯びた形状となる。この箇所にはソース領域９４が形成されるが、このために、この領域を所望の形状とすることが困難である。

図７の製造方法（第２の方法）においては、ｐ層９３を選択エピタキシャル成長させる場合（図７（ｄ））においても、ｐ層９３はやはり横方向にも成長する。このため、やはりこの領域を所望の形状とすることは困難である。

図８の製造方法（第３の方法）においては、第２ｎ⁻層９２２を成長させる際に、第１ｎ⁻層９２１上では良質の単結晶となる第２ｎ⁻層９２２を得ると共に、底部酸化膜層９５１の上では多結晶シリコン層１０２を成長させる（単結晶シリコンを成長させない）という成長条件を得ることが特に困難である。こうした構成は特に限定された成長条件でのみ実現される。このため、高い歩留まりでこの製造方法を実際に行うことは困難である。

このように、ミラー容量が小さく高性能のトレンチゲート型のＭＯＳＦＥＴを高い歩留まりで製造することは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の製造方法は、第１の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第１の導電型と逆の第２の導電型をもつ半導体層が形成された構造において、前記第２の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第２の導電型をもつ半導体層の表面に前記第１の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、前記半導体基板上における前記溝が形成されるべき領域において底部絶縁層を形成する底部絶縁層形成工程と、前記底部絶縁層が形成されていない前記半導体基板上に、前記第１の導電型をもつ第２の半導体層を、前記底部絶縁層よりも厚くエピタキシャル成長させる第１成長工程と、前記第２の半導体層上に、前記第２の導電型をもつ第３の半導体層を形成する第２成長工程と、前記第３の半導体層の表面において、少なくとも前記溝が形成されるべき領域の一部を含む領域に、前記第１の導電型をもつソース領域を形成するソース形成工程と、前記底部絶縁層が形成された領域において、前記第３の半導体層及び前記第２の半導体層が前記溝の内面において露出するように、前記第３の半導体等及び前記第２の半導体層を下方に異方性エッチングすることにより、前記溝を形成する溝形成工程と、前記溝の内部にゲート酸化膜、ゲート電極を順次形成するゲート形成工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記底部絶縁層の厚さを１００ｎｍ以上とすることを特徴とする。
本発明の半導体装置の製造方法は、前記第２成長工程において、前記第３の半導体層は前記第２の半導体層上にエピタキシャル成長によって形成されることを特徴とする。
本発明の半導体装置の製造方法において、前記半導体基板は、前記第１の導電型をもつ高ドープ基板上に、当該高ドープ基板よりも前記第１の導電型の不純物濃度が低い低ドープ層がエピタキシャル成長した構成を具備することを特徴とする。
本発明の半導体装置は、前記半導体装置の製造方法によって製造されたことを特徴とする。

本発明は以上のように構成されているので、ミラー容量が小さく高性能のトレンチゲート型のＭＯＳＦＥＴを高い歩留まりで製造することができる。

本発明の実施の形態に係る半導体装置の製造方法の工程断面図である。 トレンチゲート型のＭＯＳＦＥＴの一例の断面図である。 トレンチゲート型のＭＯＳＦＥＴの従来の製造方法の一例を示す工程断面図である。 選択エピタキシャル成長を用いたトレンチゲート型のＭＯＳＦＥＴの従来の製造方法の一例を示す工程断面図である。 選択エピタキシャル成長を用いた従来の製造方法における横方向の成長の影響を示す断面図である。 横方向の成長の影響を抑制したトレンチゲート型のＭＯＳＦＥＴの従来の製造方法の一例（第１の方法）を示す工程断面図である。 横方向の成長の影響を抑制したトレンチゲート型のＭＯＳＦＥＴの従来の製造方法の他の一例（第２の方法）を示す工程断面図である。 横方向の成長の影響を抑制したトレンチゲート型のＭＯＳＦＥＴの従来の製造方法の他の一例（第３の方法）を示す工程断面図である。

以下、本発明の実施の形態となる半導体装置の製造方法につき説明する。ここで製造される半導体装置は、トレンチゲート型のＭＯＳＦＥＴである。このＭＯＳＦＥＴは、エピタキシャル成長された半導体層に形成され、その基本的構造は図２に示されたものと同様である。

図１（ａ）〜（ｉ）は、この半導体装置の製造方法を示す工程断面図である。図１は、このトレンチゲート型ＭＯＳＦＥＴにおけるゲートが延伸する方向の溝に垂直な方向の断面図である。

まず、ｎ^＋基板１１１上に第１ｎ⁻層１１２をエピタキシャル成長させた構成の半導体基板１１上において、その上のゲート電極が形成されるべき領域上に底部酸化膜層（底部絶縁層）１２を形成する（図１（ａ）：底部絶縁層形成工程）。ｎ^＋基板１１１は、高濃度にドープされたｎ型のシリコン単結晶ウェハ（高ドープ基板）であり、ｎチャンネルＭＯＳＦＥＴのドレインとして機能する。第１ｎ⁻層１１２は、これよりも不純物濃度が低いｎ型シリコン層（低ドープ層）であり、通常のエピタキシャル成長によってこの上に形成される。

底部酸化膜層（底部絶縁層）１２はＳｉＯ_２で構成され、例えばＣＶＤ法等によって形成される。底部酸化膜層１２を得るためには、まずＳｉＯ_２を第１ｎ⁻層１２上の表面全面に形成する。その後でフォトリソグラフィによってフォトレジストパターンをこの上に形成し、これをマスクにしてＳｉＯ_２のエッチングを行う。その後、フォトレジストパターンを除去することにより、図１（ａ）の形態とされる。底部酸化膜層１２の膜厚は、例えば１００ｎｍ以上と厚くする。

その後、この上に、シリコン単結晶である第２ｎ⁻層（第２の半導体層）１３を選択エピタキシャル成長させる（図１（ｂ）：第１成長工程）。この選択エピタキシャル成長においては、第１ｎ⁻層１２上に良質の単結晶からなるｎ型シリコンからなる第２ｎ⁻層１３が成長し、底部酸化膜層１３上には何も成長しない成長条件が使用される。第２ｎ⁻層１３の不純物濃度は第１ｎ⁻層１１２（低ドープ層）と同程度とする。

以上の工程については、従来の製造方法である図４（ａ）（ｂ）と同様である。

次に、この状態で、ｐ層（第３の半導体層）１４をエピタキシャル成長させる（図１（ｃ）：第２成長工程）。ｐ層１４は低濃度のｐ型（半導体基板１１と逆の導電型）にドープされた単結晶シリコンである。その成長条件としては、第２ｎ⁻層１３の上で良質なものが得られる条件を用いることができ、その他の条件は特に要求されない。このため、例えば横方向への成長が少ない条件とすることや、底部酸化膜層１２上に成長しにくい条件を採用する必要はない。このため、その成長形状は、例えば図１（ｃ）に示されるように、横方向に成長するために上部で繋がったブリッジ状となってもよく、あるいは、底部酸化膜層１２上に多結晶のｐ型シリコンが形成される条件でもよい。

次に、イオン注入等を用いて、ｐ層１４の表面の溝となるべく領域を含む領域にソース領域１５を形成する（図１（ｄ）：ソース形成工程）。この工程は、例えばフォトレジストをマスクとしてイオン注入を行うことによって行われる。このソース領域１５は、ＭＯＳＦＥＴのソースとして機能する。なお、ソース領域１５の平面視における形状は、半導体基板１１をドレインとした場合にソース領域１５をドレイン側として使用できる形状であればよい。このため、ソース領域１５の平面視における形状は、少なくとも溝が形成されるべき領域の一部が含まれるような形状であればよい。

次に、ゲートが形成されるべき領域（溝となる部分）が開口されたフォトレジストパターン２０１をフォトリソグラフィによって形成する（図１（ｅ）：溝形成工程）。

次に、このフォトレジストパターン２０１をマスクとして、シリコンに対する異方性エッチングを行う（図１（ｆ）：溝形成工程）。このエッチングとして、例えば反応性ガスとしてＳＦ_６、ＣＦ_４等を用いたプラズマエッチングを用いることができる。この異方性エッチングにおいては、図中の上下方向にのみエッチングが行われ、横方向にはエッチングは進まない。具体的には、シリコンに対する各種のドライエッチング（プラズマエッチング）を用いることができる。この際、シリコン／ＳｉＯ_２の選択比が高い条件を設定することにより、フォトレジストパターン２０１の開口部内でのシリコン（ｐ層１４）が完全に除去された状態においても充分な厚さの底部酸化膜層１２が残った状態とすることができる（図１（ｆ））。この際、異方性エッチングを行うため、エッチング後の断面形状の制御（テーパー角度等）は容易であり、形成された溝の上部の角が丸みを帯びた形状となることもない。すなわち、この溝の断面形状を制御性よく設定することができる。この際に、成膜時（図１（ａ））における底部酸化膜層１２を充分に厚くしておけば、この異方性エッチング後における底部酸化膜層１２が充分に厚くすることができる。また、ここで異方性エッチングされるのはシリコンであり、ｐ層１４、第２ｎ⁻層１３の両者を同様にエッチングすることが可能である。

なお、溝の形態は、内部に後述するＭＯＳＦＥＴのゲート構造が形成できる限りにおいて任意であり、その平面視における形状は、線状、矩形形状、ドット状等、任意である。

エッチング前の状態（図１（ｅ））において底部酸化膜層１２の上では、ｐ層１４の横方向への成長により、第２ｎ⁻層１３は露出していなかった。これに対して、この異方性エッチングによって、底部酸化膜層１２の上で、ｐ層１４の下側において第２ｎ⁻層１３が溝の内面において露出する。

次に、フォトレジストパターン２０１を、アッシング処理等によって除去する（図１（ｇ）：溝形成工程）。これにより、積層された第２ｎ⁻層１３とｐ層１４中に溝が形成され、溝の底部に厚い底部酸化膜層１２が形成された構造が形成される。

次に、熱酸化等を行って溝内部にゲート酸化膜層１６を形成した後で溝を埋め込んだ形態でゲート電極１７を形成する（図１（ｈ）：ゲート形成工程）。ここでは、特にｐ層１４の側壁におけるその膜厚がゲート酸化膜として適正となるような厚さ（例えば５０ｎｍ以下）となるように設定される。溝の底部においては形成されなくともよい。ゲート電極１７は、ＣＶＤ法等によって溝を埋め込んだ形態で多結晶シリコンを全面に形成した後に、不要部分（図１（ｈ）においてゲート電極１７が存在する以外の部分）をフォトレジストをマスクとしたエッチングを行うことによって除去し、形成する。

最後に、層間絶縁層１８、ソース電極１９、ドレイン電極２０を図２と同様に形成する（図１（ｉ））。層間絶縁層１８は、底部酸化膜層１２と同様のＳｉＯ_２で構成することができ、ソース電極１９、ドレイン電極２０は、ｎ型シリコンに対してオーミック接触をする金属材料で構成することができる。層間絶縁層１８、ソース電極１９のパターニングは、前記と同様にフォトレジストをマスクとしたドライエッチング等を行うことによって行われる。ドレイン電極２０は、ｎ^＋基板１１１（半導体基板１１）の裏面全面に形成することができる。

以上の工程により、図２と同様の構造が得られる。

なお、ｐ層１４の異方性エッチングによってｐ層１４側面の最表面には結晶欠陥が多く発生する。これを除去するためには、異方性エッチング後に、例えばこの構造全体を熱酸化（犠牲酸化）し、溝内部に形成された熱酸化膜をウェットエッチングで除去すればよい。これにより、ＭＯＳＦＥＴのチャンネルにおける結晶欠陥をより減少させることができ、電流特性やスイッチング特性が向上したＭＯＳＦＥＴを得ることができる。この際に除去すべき層は、例えば図６で除去する横方向に成長したｐ層１４よりも薄い。このため、この工程によって溝の形状が所望の形状から大きくずれることはない。なお、この場合においては、このウェットエッチング後における底部酸化膜層１２の厚さを、ゲート・ドレイン間の容量Ｃｒｓｓが十分に低減されている程度の厚さとする。

この製造方法においては、第２ｎ⁻層１３上にエピタキシャル成長した良質のｐ層１４のみが残され、溝中のｐ層１４の側壁には薄いゲート酸化膜層１６が形成され、ＭＯＳＦＥＴの動作に寄与する。また、溝の底部には厚い底部酸化膜層１２が存在するため、ゲートとドレイン間の容量（ミラー容量Ｃｒｓｓ）が小さくなる。この際、溝は最終的には異方性エッチングによって形成されるため、その断面形状の制御が容易である。このため、この構造を用いて、電流特性、スイッチング特性の優れたトレンチゲート型のＭＯＳＦＥＴを得ることができる。この際、上記の各工程を制御性よく、容易に行うことができる。すなわち、高性能のトレンチゲート型のＭＯＳＦＥＴを高い歩留まりで製造することができる。

この際、上記の製造方法は、底部酸化膜層１２をゲート酸化膜層１６よりも充分厚くした場合、特に底部酸化膜層１２の厚さを１００ｎｍ以上としてミラー容量Ｃｒｓｓを特に小さくする場合に有効である。

前記の例では、第１成長工程において、第２ｎ⁻層（第２の半導体層）１３を成長させる際に、第１ｎ⁻層１１２（基板１１）上にのみ良質の単結晶が形成し、底部酸化膜層１２上にはシリコンが全く成長しない条件を採用するとしたが、これに限定されない。例えば、第１ｎ⁻層１１２上に良質の単結晶シリコン（第２ｎ⁻層１３）が成長し、底部酸化膜層１２上に少量の多結晶シリコンが形成される条件を採用することもできる。この場合においても、底部酸化膜層１２上の多結晶シリコンは、溝形成工程における異方性エッチングで除去されるため、最終的には図１（ｉ）と同様の構造を得ることができる。

また、上記の例においては、ｎ^＋基板１１１（高ドープ基板）上に第１ｎ⁻層１１２（低ドープ層）がエピタキシャル成長した構成の半導体基板１１が用いられる構成としたが、ドレインとして使用でき、かつ第２ｎ⁻層１３をこの上に選択エピタキシャル成長させることのできる構成であれば、半導体基板１１の構成は任意である。例えば、低ドープ層をエピタキシャル成長ではなくイオン注入等によって得た構成としてもよい。また、ドレインとして使用できる限りにおいて、不純物濃度を一様としたｎ型の基板を用いてもよい。

同様に、ｐ層（第３の半導体層）１４を第２ｎ⁻層（第２の半導体層）１３上にエピタキシャル成長する構成としたが、第２ｎ⁻層１３にイオン注入を行うことによってその最表面にｐ層１４を形成することもできる。この場合においても、第２ｎ⁻層１３の横方向への成長の悪影響を排除することに関して、上記の製造方法が有効であることは明らかである。第２ｎ⁻層１３が横方向に成長した場合、第２ｎ⁻層１３の断面形状が図１（ｃ）におけるｐ層１４と同様のブリッジ状の形状となる場合がある。この場合、溝中における両側の第２ｎ⁻層１３の間隔は、下側で広く、上側で狭くなるため、その後のゲート形成工程におけるゲート電極１７の形成等が特に困難となる。こうした場合においても、上記の製造方法によれば、溝の形状を適正にすることができ、ゲート形成工程を容易に行うことができる。

なお、上記の例では、底部絶縁層とゲート酸化膜層をどちらもＳｉＯ_２で構成するとしたが、特に底部絶縁層については、これ以外の材料を用いることができる。特に、ゲートとドレイン間の容量を低減できる絶縁性の材料であり、上記の製造方法に耐えうるものであれば、他の材料も用いることができる。

また、上記の例では、ドレインとなる半導体基板１１、第２の半導体層（第２ｎ⁻層１３）、ソース領域１５をｎ型（第１の導電型）とし、第３の半導体層（ｐ層１４）をこれとは逆のｐ型（第２の導電型）とした構成のｎチャンネルのＭＯＳＦＥＴを製造する場合について記載した。しかしながら、第１の導電型と第２の導電型をこれらにおいて逆転させた構成のｐチャンネルのＭＯＳＦＥＴを製造する場合においても同様の効果を奏することは明らかである。

１１ 半導体基板
１２、９５１ 底部酸化膜層（底部絶縁層）
１３、９２２ 第２ｎ⁻層（第２の半導体層）
１４、９３ ｐ層（第３の半導体層）
１５、９４ ソース領域
１６、９５２ ゲート酸化膜層
１７、９６ ゲート電極
１８、９８ 層間絶縁層
１９、９７ ソース電極
２０、９９ ドレイン電極
９１、１１１ ｎ^＋基板
９２ ｎ⁻層
９５、１０１ 酸化膜層
１０２、１０３ 多結晶シリコン層
１１２、９２１ 第１ｎ⁻層
２０１ フォトレジストパターン

Claims (5)

1. 第１の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第１の導電型と逆の第２の導電型をもつ半導体層が形成された構造において、前記第２の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第２の導電型をもつ半導体層の表面に前記第１の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、
   前記半導体基板上における前記溝が形成されるべき領域において底部絶縁層を形成する底部絶縁層形成工程と、
   前記底部絶縁層が形成されていない前記半導体基板上に、前記第１の導電型をもつ第２の半導体層を、前記底部絶縁層よりも厚くエピタキシャル成長させる第１成長工程と、
   前記第２の半導体層上に、前記第２の導電型をもつ第３の半導体層を形成する第２成長工程と、
   前記第３の半導体層の表面において、少なくとも前記溝が形成されるべき領域の一部を含む領域に、前記第１の導電型をもつソース領域を形成するソース形成工程と、
   前記底部絶縁層が形成された領域において、前記第３の半導体層及び前記第２の半導体層が前記溝の内面において露出するように、前記第３の半導体等及び前記第２の半導体層を下方に異方性エッチングすることにより、前記溝を形成する溝形成工程と、
   前記溝の内部にゲート酸化膜、ゲート電極を順次形成するゲート形成工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 前記底部絶縁層の厚さを１００ｎｍ以上とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２成長工程において、
   前記第３の半導体層は前記第２の半導体層上にエピタキシャル成長によって形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記半導体基板は、前記第１の導電型をもつ高ドープ基板上に、当該高ドープ基板よりも前記第１の導電型の不純物濃度が低い低ドープ層がエピタキシャル成長した構成を具備することを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
5. 請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
   

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