JP2003031695A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2003031695A JP2002114653A JP2002114653A JP2003031695A JP 2003031695 A JP2003031695 A JP 2003031695A JP 2002114653 A JP2002114653 A JP 2002114653A JP 2002114653 A JP2002114653 A JP 2002114653A JP 2003031695 A JP2003031695 A JP 2003031695A
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Abstract

(57)【要約】 【課題】 別途の追加工程なしに窒化膜のストレスによ
ってセルトランジスタで発生する漏れ電流を減少させて
リフレッシュ特性を向上させることができる半導体素子
の製造方法を提供する。 【解決手段】 同期式ＤＲＡＭ素子の製造方法は、上部
にゲート絶縁膜４４及びゲートＧが順次的に形成された
半導体基板４０を準備するステップと、ゲートＧの両側
から半導体基板４０に不純物イオンを注入するステップ
と、当該不純物イオンが注入された半導体基板４０を酸
素雰囲気下で熱処理して前記不純物イオンを活性化させ
てソース/ドレイン領域５６を形成すると同時に、半導
体基板４０の表面上に第２酸化膜５８を形成するステッ
プと、この第２酸化膜の形成が完了した全体構造上に窒
化膜を形成するステップと、前記窒化膜を全面エッチン
グしてその底面が第２酸化膜５８と接する第２窒化膜ス
ペーサ６０を形成するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、同期式ＤＲＡＭ素子(ＳＤＲＡＭ；s
ynchronous dynamic random access memory）の製造過
程で別途の追加工程なしにセルトランジスタで発生する
漏れ電流を減少させることのできる半導体素子の製造方
法に関する。
【０００２】
【従来の技術】図３は、従来の同期式ＤＲＡＭ素子の製
造方法を説明するための断面図である。
【０００３】図３を参照すれば、フィールド酸化膜１２
により活性化領域が定義され、ウェルが形成されている
半導体基板１０上にゲート絶縁膜１４を形成し、その上
部にゲート物質としてポリシリコン膜１６とタングステ
ン系列の金属膜１８を順次的に形成する。ここで、金属
膜１８は、タングステン膜とタングステン窒化膜の積層
膜（Ｗ／ＷｘＮ）により形成する。その後、金属膜１８
上にハードマスク用絶縁膜２０を形成し、この絶縁膜２
０をマスクにして金属膜１８とポリシリコン膜１６、そ
してゲート絶縁膜１４をエッチングしてゲートＧを形成
する。
【０００４】次いで、選択的酸化工程（selective oxid
ation）として半導体基板１０の表面及びポリシリコン
膜１６の側壁に、約２０Å厚さに酸化膜２２を形成し、
基板全面に約５０Åの厚さに第１窒化膜を蒸着する。そ
の後、第１窒化膜を半導体基板１０の表面が露出される
ように全面エッチングして、金属膜１８、酸化膜２２及
び絶縁膜２０の各側壁に第１窒化膜スペーサ２４を形成
する。ここで、第１窒化膜スペーサ２４は、後続熱処理
工程時酸化によって発生する金属膜１８の変形を防止す
る。
【０００５】次いで、第１窒化膜スペーサ２４の両側か
ら半導体基板１０に不純物イオンを注入し、注入された
不純物イオンを活性化するために、約１０００℃の温度
で約１０秒間窒素（Ｎ2）雰囲気下で急速熱処理（ＲＴ
Ｐ;rapid thermal processing）を行なって、ソース/ド
レイン領域２６を形成する。その後、基板全面に１５０
Åの厚さに第２窒化膜スペーサ２８を形成する。ここ
で、第２窒化膜スペーサ２８は、以後セルコンタクトの
ためのコンタクト孔の形成の際エッチング停止層として
作用する。その後、第２窒化膜スペーサ２８の両側から
半導体基板１０にソース/ドレイン領域２６より深く不
純物イオンを注入して、深いソース/ドレイン３０を形
成した後、ポリシリコンプラグ形成工程を行なって、ソ
ース/ドレイン領域２６とのセルコンタクト３２を形成
する。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
の同期式ＤＲＡＭ素子においては、図３の符号Ａにて示
すように、半導体基板１０と直接接触している第２窒化
膜スペーサ２８の窒化膜によって半導体基板にストレス
（stress）が加えられ、このようなストレスにより、欠
陥（defect）などが発生することになる。これにより、
セルトランジスタで接合漏れ電流及びＧＩＤＬ（gate i
nduced drain leakage current）のような漏れ電流が増
加して、同期式ＤＲＡＭ素子のリフレッシュ（refres
h）特性が低下する問題が発生した。
【０００７】そこで、本発明は、上記従来の技術の問題
点に鑑みてなされたものであって、窒化膜のストレスに
よってセルトランジスタで発生する漏れ電流を減少させ
てリフレッシュ特性を向上させることができる半導体素
子の製造方法を提供することにその目的がある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明によれば、上部にゲート絶縁膜及びゲートが
順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを
注入するステップと、前記不純物イオンが注入された前
記半導体基板を酸素雰囲気下で熱処理して前記不純物イ
オンを活性化させソース/ドレイン領域を形成すると同
時に、前記半導体基板の表面上に酸化膜を形成するステ
ップと、前記酸化膜の形成が完了した全体構造上に窒化
膜を形成するステップと、前記窒化膜を全面エッチング
してその底面が前記酸化膜と接する窒化膜スペーサを形
成するステップとを含むことを特徴とする半導体素子の
製造方法が提供される。
【０００９】また、前記目的を達成するため、本発明
は、上部に、ゲート絶縁膜と、ポリシリコン膜及び金属
膜で積層されたゲートと、絶縁膜とが、順次的に形成さ
れた半導体基板を準備するステップと、前記半導体基板
の表面及び前記ポリシリコン膜の側壁に第１酸化膜を形
成するステップと、前記第１酸化膜が形成された前記半
導体基板の全面に第１窒化膜を形成するステップと、前
記第１窒化膜及び前記第１酸化膜を全面エッチングして
前記ポリシリコン膜の側壁に第１酸化膜スペーサを形成
しつつ同時にその底面が前記半導体基板の表面の第１酸
化膜と接する第１窒化膜スペーサを前記絶縁膜、前記金
属膜及び前記第１酸化膜スペーサ上に形成するステップ
と、前記第１窒化膜スペーサの両側から前記半導体基板
に不純物イオンを注入するステップと、前記不純物イオ
ンが注入された前記半導体基板を酸素雰囲気下で熱処理
して前記不純物イオンを活性化させソース/ドレイン領
域を形成すると同時に、前記半導体基板の表面上に第２
酸化膜を形成するステップと、前記第２酸化膜の形成が
完了した全体構造上に第２窒化膜を形成するステップ
と、前記第２窒化膜を全面エッチングしてその底面が前
記第２酸化膜と接する第２窒化膜スペーサを前記第１窒
化膜スペーサ上に形成するステップとを含むことを特徴
とする半導体素子の製造方法を提供する。
【００１０】ここで、第２酸化膜は、第２窒化膜スペー
サに対する緩衝膜として作用するように形成し、好まし
くは５０Åの厚さに形成する。また、熱処理は１０００
℃の温度で１０秒間行う。
【００１１】
【発明の実施の形態】以下、本発明の好ましい一実施形
態を添附する図面を参照しながら詳細に説明する。
【００１２】図１及び図２は、本発明の一実施形態に係
る同期式ＤＲＡＭ素子の製造方法を説明するための断面
図であって、セル領域のトランジスタ部分のみを示す。
【００１３】まず、図１を参照すれば、フィールド酸化
膜４２により活性化領域が定義され、ウェルが形成され
ている半導体基板４０上にゲート絶縁膜４４を形成し、
その上部にゲート物質としてポリシリコン膜４６とタン
グステン系列の金属膜４８を順次的に形成する。ここ
で、金属膜４８は、タングステン膜とタングステン窒化
膜の積層膜（Ｗ／ＷｘＮ）により形成する。その後、金
属膜４８上にハードマスク用絶縁膜５０を形成し、この
絶縁膜５０をマスクにして金属膜４８とポリシリコン膜
４６及びゲート絶縁膜４４をエッチングしてゲートＧを
形成する。
【００１４】次いで、選択的酸化工程により半導体基板
４０の表面及びポリシリコン膜４６の側壁に約２０Åの
厚さに第１酸化膜を形成し、半導体基板の全面に約５０
Åの厚さに第１窒化膜を蒸着する。その後、第１窒化膜
と第１酸化膜を半導体基板４０の表面が露出されるよう
に全面エッチングして第１酸化膜スペーサ５２を前記ポ
リシリコン膜４６の側壁上に形成すると同時に、その底
面が前記半導体基板の表面に形成された前記第１酸化膜
部分Ｂと接する第１窒化膜スペーサ５４を前記絶縁膜５
０、前記金属膜４８及び前記第１酸化膜スペーサ５２上
に形成する。ここで、第１窒化膜スペーサ５４は、後続
熱処理工程の際酸化によって発生する金属膜４８の変形
を防止する。前述したような第１酸化膜の形成によっ
て、第１窒化膜スペーサ５４が半導体基板４０と直接接
せずに半導体基板上の第１酸化膜部分Ｂと接することに
なる。したがって、第１窒化膜スペーサ５４と半導体基
板４０の直接接触による欠陥発生問題点を解決すること
ができる。
【００１５】次いで、図２を参照すれば、第１窒化膜ス
ペーサ５４の両側から半導体基板４０に不純物イオンを
注入し、注入された不純物イオンを活性化するために、
急速熱処理を行う。この場合、急速熱処理を約１０００
℃の温度で約１０秒間酸素（Ｏ2）雰囲気下で行なうこ
とによって、ソース/ドレイン領域５６を形成すると同
時に、露出された半導体基板４０の表面上に約５０Åの
厚さの第２酸化膜５８を形成する。ここで、第２酸化膜
５８は、その後に形成される第２窒化膜スペーサ６０に
対する緩衝膜として作用する。
【００１６】図２を参照すれば、第１窒化膜スペーサ５
４及び第２酸化膜５８の側面に、約１５０Åの厚さに第
２窒化膜スペーサ６０を形成する。ここで、第２窒化膜
スペーサ６０は、その後のセルコンタクトのためのコン
タクト孔形成の際エッチング停止層として作用する。次
いで、半導体基板４０にソース/ドレイン領域５６より
深く不純物イオンを注入して深いソース/ドレイン領域
６２を形成し、周知の方法によりポリシリコンプラグ形
成工程を行なって、ソース/ドレイン領域５６とのセル
コンタクト６４を形成する。
【００１７】尚、本発明は、本実施形態に限られるもの
ではない。本発明の趣旨から逸脱しない範囲内で多様に
変更実施することが可能である。
【００１８】
【発明の効果】上述したようになされる本発明による
と、ソース/ドレイン領域の形成のための熱処理工程
を、従来の窒素雰囲気に代わって酸素雰囲気下で行なう
ことによって、別途の工程を追加せず第２窒化膜スペー
サ形成前に半導体基板の表面に第２酸化膜５８を形成す
ることができるので、半導体基板と窒化膜との直接接触
が防止され、また第２酸化膜が窒化膜に対する緩衝膜と
して作用することによって、ストレスが充分に緩和され
得る。これによって、セルトランジスタで発生する接合
漏れ電流及びＧＩＤＬのような漏れ電流が效果的に減少
されて、同期式ＤＲＡＭ素子のリフレッシュ特性を向上
させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る同期式ＤＲＡＭ素
子の製造方法を説明するための断面図である。
【図２】 前記一実施形態に係る同期式ＤＲＡＭ素子の
製造方法を説明するための断面図である。
【図３】 従来の同期式ＤＲＡＭ素子の製造方法を説明
するための断面図である。
【符号の説明】
４０ 半導体基板 ５４ 第１窒化膜スペーサ ５６ ソース/ドレイン領域 ５８ 第２酸化膜 ６０ 第２窒化膜スペーサ ６２ 深いソース/ドレイン領域 ６４ セルコンタクト
フロントページの続き Ｆターム(参考） 5F033 HH04 HH19 HH34 JJ04 KK01 MM08 NN00 QQ08 QQ09 QQ10 QQ37 QQ58 QQ65 QQ73 SS25 TT08 VV06 VV16 WW02 WW03 XX19 XX33 5F048 AA07 AA09 AB01 AC01 BA01 BB05 BB09 BB12 BC06 BF03 BF16 BF17 DA23 DA27 DA30 5F083 AD10 GA27 JA39 JA40 MA06 MA19

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 上部にゲート絶縁膜及びゲートが順次的
    に形成された半導体基板を準備するステップと、 前記ゲートの両側から前記半導体基板に不純物イオンを
    注入するステップと、 前記不純物イオンが注入された前記半導体基板を酸素雰
    囲気下で熱処理して前記不純物イオンを活性化させソー
    ス/ドレイン領域を形成すると同時に、前記半導体基板
    の表面上に酸化膜を形成するステップと、 前記酸化膜の形成が完了した全体構造上に窒化膜を形成
    するステップと、 前記窒化膜を全面エッチングしてその底面が前記酸化膜
    と接する窒化膜スペーサを形成するステップとを含むこ
    とを特徴とする半導体素子の製造方法。
  2. 【請求項２】 上部に、ゲート絶縁膜と、ポリシリコン
    膜及び金属膜で積層されたゲートと、絶縁膜とが、順次
    的に形成された半導体基板を準備するステップと、 前記半導体基板の表面及び前記ポリシリコン膜の側壁に
    第１酸化膜を形成するステップと、 前記第１酸化膜が形成された前記半導体基板の全面に第
    １窒化膜を形成するステップと、 前記第１窒化膜及び前記第１酸化膜を全面エッチングし
    て前記ポリシリコン膜の側壁に第１酸化膜スペーサを形
    成しつつ同時にその底面が前記半導体基板の表面の第１
    酸化膜と接する第１窒化膜スペーサを前記絶縁膜、前記
    金属膜及び前記第１酸化膜スペーサ上に形成するステッ
    プと、 前記第１窒化膜スペーサの両側から前記半導体基板に不
    純物イオンを注入するステップと、 前記不純物イオンが注入された前記半導体基板を酸素雰
    囲気下で熱処理して前記不純物イオンを活性化させソー
    ス/ドレイン領域を形成すると同時に、前記半導体基板
    の表面上に第２酸化膜を形成するステップと、 前記第２酸化膜の形成が完了した全体構造上に第２窒化
    膜を形成するステップと、 前記第２窒化膜を全面エッチングしてその底面が前記第
    ２酸化膜と接する第２窒化膜スペーサを前記第１窒化膜
    スペーサ上に形成するステップとを含むことを特徴とす
    る半導体素子の製造方法。
  3. 【請求項３】 前記第２酸化膜は、５０Åの厚さに形成
    することを特徴とする請求項２に記載の半導体素子の製
    造方法。
  4. 【請求項４】 前記熱処理は、１０００℃の温度で１０
    秒間行なうことを特徴とする請求項２に記載の半導体素
    子の製造方法。
  5. 【請求項５】 前記金属膜は、タングステン膜とタング
    ステン窒化膜の積層膜(Ｗ／ＷｘＮ)により形成すること
    を特徴とする請求項２に記載の半導体素子の製造方法。
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