JP2003031695A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
ってセルトランジスタで発生する漏れ電流を減少させて
リフレッシュ特性を向上させることができる半導体素子
の製造方法を提供する。 【解決手段】 同期式DRAM素子の製造方法は、上部
にゲート絶縁膜44及びゲートGが順次的に形成された
半導体基板40を準備するステップと、ゲートGの両側
から半導体基板40に不純物イオンを注入するステップ
と、当該不純物イオンが注入された半導体基板40を酸
素雰囲気下で熱処理して前記不純物イオンを活性化させ
てソース/ドレイン領域56を形成すると同時に、半導
体基板40の表面上に第2酸化膜58を形成するステッ
プと、この第2酸化膜の形成が完了した全体構造上に窒
化膜を形成するステップと、前記窒化膜を全面エッチン
グしてその底面が第2酸化膜58と接する第2窒化膜ス
ペーサ60を形成するステップとを含む。
Description
方法に関し、特に、同期式DRAM素子(SDRAM;s
ynchronous dynamic random access memory)の製造過
程で別途の追加工程なしにセルトランジスタで発生する
漏れ電流を減少させることのできる半導体素子の製造方
法に関する。
造方法を説明するための断面図である。
により活性化領域が定義され、ウェルが形成されている
半導体基板10上にゲート絶縁膜14を形成し、その上
部にゲート物質としてポリシリコン膜16とタングステ
ン系列の金属膜18を順次的に形成する。ここで、金属
膜18は、タングステン膜とタングステン窒化膜の積層
膜(W/WxN)により形成する。その後、金属膜18
上にハードマスク用絶縁膜20を形成し、この絶縁膜2
0をマスクにして金属膜18とポリシリコン膜16、そ
してゲート絶縁膜14をエッチングしてゲートGを形成
する。
ation)として半導体基板10の表面及びポリシリコン
膜16の側壁に、約20Å厚さに酸化膜22を形成し、
基板全面に約50Åの厚さに第1窒化膜を蒸着する。そ
の後、第1窒化膜を半導体基板10の表面が露出される
ように全面エッチングして、金属膜18、酸化膜22及
び絶縁膜20の各側壁に第1窒化膜スペーサ24を形成
する。ここで、第1窒化膜スペーサ24は、後続熱処理
工程時酸化によって発生する金属膜18の変形を防止す
る。
ら半導体基板10に不純物イオンを注入し、注入された
不純物イオンを活性化するために、約1000℃の温度
で約10秒間窒素(N2)雰囲気下で急速熱処理(RT
P;rapid thermal processing)を行なって、ソース/ド
レイン領域26を形成する。その後、基板全面に150
Åの厚さに第2窒化膜スペーサ28を形成する。ここ
で、第2窒化膜スペーサ28は、以後セルコンタクトの
ためのコンタクト孔の形成の際エッチング停止層として
作用する。その後、第2窒化膜スペーサ28の両側から
半導体基板10にソース/ドレイン領域26より深く不
純物イオンを注入して、深いソース/ドレイン30を形
成した後、ポリシリコンプラグ形成工程を行なって、ソ
ース/ドレイン領域26とのセルコンタクト32を形成
する。
の同期式DRAM素子においては、図3の符号Aにて示
すように、半導体基板10と直接接触している第2窒化
膜スペーサ28の窒化膜によって半導体基板にストレス
(stress)が加えられ、このようなストレスにより、欠
陥(defect)などが発生することになる。これにより、
セルトランジスタで接合漏れ電流及びGIDL(gate i
nduced drain leakage current)のような漏れ電流が増
加して、同期式DRAM素子のリフレッシュ(refres
h)特性が低下する問題が発生した。
点に鑑みてなされたものであって、窒化膜のストレスに
よってセルトランジスタで発生する漏れ電流を減少させ
てリフレッシュ特性を向上させることができる半導体素
子の製造方法を提供することにその目的がある。
め、本発明によれば、上部にゲート絶縁膜及びゲートが
順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを
注入するステップと、前記不純物イオンが注入された前
記半導体基板を酸素雰囲気下で熱処理して前記不純物イ
オンを活性化させソース/ドレイン領域を形成すると同
時に、前記半導体基板の表面上に酸化膜を形成するステ
ップと、前記酸化膜の形成が完了した全体構造上に窒化
膜を形成するステップと、前記窒化膜を全面エッチング
してその底面が前記酸化膜と接する窒化膜スペーサを形
成するステップとを含むことを特徴とする半導体素子の
製造方法が提供される。
は、上部に、ゲート絶縁膜と、ポリシリコン膜及び金属
膜で積層されたゲートと、絶縁膜とが、順次的に形成さ
れた半導体基板を準備するステップと、前記半導体基板
の表面及び前記ポリシリコン膜の側壁に第1酸化膜を形
成するステップと、前記第1酸化膜が形成された前記半
導体基板の全面に第1窒化膜を形成するステップと、前
記第1窒化膜及び前記第1酸化膜を全面エッチングして
前記ポリシリコン膜の側壁に第1酸化膜スペーサを形成
しつつ同時にその底面が前記半導体基板の表面の第1酸
化膜と接する第1窒化膜スペーサを前記絶縁膜、前記金
属膜及び前記第1酸化膜スペーサ上に形成するステップ
と、前記第1窒化膜スペーサの両側から前記半導体基板
に不純物イオンを注入するステップと、前記不純物イオ
ンが注入された前記半導体基板を酸素雰囲気下で熱処理
して前記不純物イオンを活性化させソース/ドレイン領
域を形成すると同時に、前記半導体基板の表面上に第2
酸化膜を形成するステップと、前記第2酸化膜の形成が
完了した全体構造上に第2窒化膜を形成するステップ
と、前記第2窒化膜を全面エッチングしてその底面が前
記第2酸化膜と接する第2窒化膜スペーサを前記第1窒
化膜スペーサ上に形成するステップとを含むことを特徴
とする半導体素子の製造方法を提供する。
サに対する緩衝膜として作用するように形成し、好まし
くは50Åの厚さに形成する。また、熱処理は1000
℃の温度で10秒間行う。
態を添附する図面を参照しながら詳細に説明する。
る同期式DRAM素子の製造方法を説明するための断面
図であって、セル領域のトランジスタ部分のみを示す。
膜42により活性化領域が定義され、ウェルが形成され
ている半導体基板40上にゲート絶縁膜44を形成し、
その上部にゲート物質としてポリシリコン膜46とタン
グステン系列の金属膜48を順次的に形成する。ここ
で、金属膜48は、タングステン膜とタングステン窒化
膜の積層膜(W/WxN)により形成する。その後、金
属膜48上にハードマスク用絶縁膜50を形成し、この
絶縁膜50をマスクにして金属膜48とポリシリコン膜
46及びゲート絶縁膜44をエッチングしてゲートGを
形成する。
40の表面及びポリシリコン膜46の側壁に約20Åの
厚さに第1酸化膜を形成し、半導体基板の全面に約50
Åの厚さに第1窒化膜を蒸着する。その後、第1窒化膜
と第1酸化膜を半導体基板40の表面が露出されるよう
に全面エッチングして第1酸化膜スペーサ52を前記ポ
リシリコン膜46の側壁上に形成すると同時に、その底
面が前記半導体基板の表面に形成された前記第1酸化膜
部分Bと接する第1窒化膜スペーサ54を前記絶縁膜5
0、前記金属膜48及び前記第1酸化膜スペーサ52上
に形成する。ここで、第1窒化膜スペーサ54は、後続
熱処理工程の際酸化によって発生する金属膜48の変形
を防止する。前述したような第1酸化膜の形成によっ
て、第1窒化膜スペーサ54が半導体基板40と直接接
せずに半導体基板上の第1酸化膜部分Bと接することに
なる。したがって、第1窒化膜スペーサ54と半導体基
板40の直接接触による欠陥発生問題点を解決すること
ができる。
ペーサ54の両側から半導体基板40に不純物イオンを
注入し、注入された不純物イオンを活性化するために、
急速熱処理を行う。この場合、急速熱処理を約1000
℃の温度で約10秒間酸素(O2)雰囲気下で行なうこ
とによって、ソース/ドレイン領域56を形成すると同
時に、露出された半導体基板40の表面上に約50Åの
厚さの第2酸化膜58を形成する。ここで、第2酸化膜
58は、その後に形成される第2窒化膜スペーサ60に
対する緩衝膜として作用する。
4及び第2酸化膜58の側面に、約150Åの厚さに第
2窒化膜スペーサ60を形成する。ここで、第2窒化膜
スペーサ60は、その後のセルコンタクトのためのコン
タクト孔形成の際エッチング停止層として作用する。次
いで、半導体基板40にソース/ドレイン領域56より
深く不純物イオンを注入して深いソース/ドレイン領域
62を形成し、周知の方法によりポリシリコンプラグ形
成工程を行なって、ソース/ドレイン領域56とのセル
コンタクト64を形成する。
ではない。本発明の趣旨から逸脱しない範囲内で多様に
変更実施することが可能である。
と、ソース/ドレイン領域の形成のための熱処理工程
を、従来の窒素雰囲気に代わって酸素雰囲気下で行なう
ことによって、別途の工程を追加せず第2窒化膜スペー
サ形成前に半導体基板の表面に第2酸化膜58を形成す
ることができるので、半導体基板と窒化膜との直接接触
が防止され、また第2酸化膜が窒化膜に対する緩衝膜と
して作用することによって、ストレスが充分に緩和され
得る。これによって、セルトランジスタで発生する接合
漏れ電流及びGIDLのような漏れ電流が效果的に減少
されて、同期式DRAM素子のリフレッシュ特性を向上
させることができる。
子の製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
するための断面図である。
Claims (5)
- 【請求項1】 上部にゲート絶縁膜及びゲートが順次的
に形成された半導体基板を準備するステップと、 前記ゲートの両側から前記半導体基板に不純物イオンを
注入するステップと、 前記不純物イオンが注入された前記半導体基板を酸素雰
囲気下で熱処理して前記不純物イオンを活性化させソー
ス/ドレイン領域を形成すると同時に、前記半導体基板
の表面上に酸化膜を形成するステップと、 前記酸化膜の形成が完了した全体構造上に窒化膜を形成
するステップと、 前記窒化膜を全面エッチングしてその底面が前記酸化膜
と接する窒化膜スペーサを形成するステップとを含むこ
とを特徴とする半導体素子の製造方法。 - 【請求項2】 上部に、ゲート絶縁膜と、ポリシリコン
膜及び金属膜で積層されたゲートと、絶縁膜とが、順次
的に形成された半導体基板を準備するステップと、 前記半導体基板の表面及び前記ポリシリコン膜の側壁に
第1酸化膜を形成するステップと、 前記第1酸化膜が形成された前記半導体基板の全面に第
1窒化膜を形成するステップと、 前記第1窒化膜及び前記第1酸化膜を全面エッチングし
て前記ポリシリコン膜の側壁に第1酸化膜スペーサを形
成しつつ同時にその底面が前記半導体基板の表面の第1
酸化膜と接する第1窒化膜スペーサを前記絶縁膜、前記
金属膜及び前記第1酸化膜スペーサ上に形成するステッ
プと、 前記第1窒化膜スペーサの両側から前記半導体基板に不
純物イオンを注入するステップと、 前記不純物イオンが注入された前記半導体基板を酸素雰
囲気下で熱処理して前記不純物イオンを活性化させソー
ス/ドレイン領域を形成すると同時に、前記半導体基板
の表面上に第2酸化膜を形成するステップと、 前記第2酸化膜の形成が完了した全体構造上に第2窒化
膜を形成するステップと、 前記第2窒化膜を全面エッチングしてその底面が前記第
2酸化膜と接する第2窒化膜スペーサを前記第1窒化膜
スペーサ上に形成するステップとを含むことを特徴とす
る半導体素子の製造方法。 - 【請求項3】 前記第2酸化膜は、50Åの厚さに形成
することを特徴とする請求項2に記載の半導体素子の製
造方法。 - 【請求項4】 前記熱処理は、1000℃の温度で10
秒間行なうことを特徴とする請求項2に記載の半導体素
子の製造方法。 - 【請求項5】 前記金属膜は、タングステン膜とタング
ステン窒化膜の積層膜(W/WxN)により形成すること
を特徴とする請求項2に記載の半導体素子の製造方法。
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