JPH07335884A - サイドウォールスペーサの形成方法 - Google Patents
サイドウォールスペーサの形成方法Info
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- JPH07335884A JPH07335884A JP15667094A JP15667094A JPH07335884A JP H07335884 A JPH07335884 A JP H07335884A JP 15667094 A JP15667094 A JP 15667094A JP 15667094 A JP15667094 A JP 15667094A JP H07335884 A JPH07335884 A JP H07335884A
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Abstract
(57)【要約】
【目的】 本発明は、サイドウォールスペーサを形成し
た後に行われる熱処理工程で、サイドウォールスペーサ
が熱収縮を起こさないようにして、その熱収縮にに起因
して発生する基体の欠陥を無くし、その基体に形成され
るデバイス特性の向上を図る。 【構成】 第１工程で、基体１１上に形成したパターン
１４を覆う状態に酸化膜２１を堆積し、次いで第２工程
で、熱処理を行って酸化膜２１を熱収縮させた後、第３
工程で、熱収縮した酸化膜２１を異方性エッチングし
て、パターン１４の側壁にエッチングで残した酸化膜２
１で、この第３工程後に熱処理を行っても熱収縮を起こ
さないサイドウォールスペーサ３１を形成する。
た後に行われる熱処理工程で、サイドウォールスペーサ
が熱収縮を起こさないようにして、その熱収縮にに起因
して発生する基体の欠陥を無くし、その基体に形成され
るデバイス特性の向上を図る。 【構成】 第１工程で、基体１１上に形成したパターン
１４を覆う状態に酸化膜２１を堆積し、次いで第２工程
で、熱処理を行って酸化膜２１を熱収縮させた後、第３
工程で、熱収縮した酸化膜２１を異方性エッチングし
て、パターン１４の側壁にエッチングで残した酸化膜２
１で、この第３工程後に熱処理を行っても熱収縮を起こ
さないサイドウォールスペーサ３１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、サイドウォールスペー
サの形成方法に関し、例えばＬＤＤ（Lightly Doped
Drain ）構造のＭＯＳ型トランジスタを製造する際に形
成するＬＤＤスペーサに利用されるものである。
サの形成方法に関し、例えばＬＤＤ（Lightly Doped
Drain ）構造のＭＯＳ型トランジスタを製造する際に形
成するＬＤＤスペーサに利用されるものである。
【０００２】
【従来の技術】近年、ＭＯＳ型トランジスタはパターン
の微細化が一層進み、これを用いたメモリは、６４ＭＤ
ＲＡＭ、２５６ＭＤＲＡＭ、さらに大きな容量のメモリ
デバイスへと研究開発が進んでいる。そしてＭＯＳ型ト
ランジスタでは、そのソース−ドレイン間のホットエレ
クトロン耐性を向上させるため、ＬＤＤ（Lightly Dop
ed Drain ）構造のソース−ドレインが一般に採用され
ている。
の微細化が一層進み、これを用いたメモリは、６４ＭＤ
ＲＡＭ、２５６ＭＤＲＡＭ、さらに大きな容量のメモリ
デバイスへと研究開発が進んでいる。そしてＭＯＳ型ト
ランジスタでは、そのソース−ドレイン間のホットエレ
クトロン耐性を向上させるため、ＬＤＤ（Lightly Dop
ed Drain ）構造のソース−ドレインが一般に採用され
ている。
【０００３】ＬＤＤ構造のＭＯＳ型トランジスタを製造
する際には、ＬＤＤ拡散層とソース・ドレイン拡散層と
をそれぞれ選択的に形成する必要がある。そこで通常の
形成方法を、図４に示す従来のサイドウォールスペーサ
の形成工程図によって説明する。
する際には、ＬＤＤ拡散層とソース・ドレイン拡散層と
をそれぞれ選択的に形成する必要がある。そこで通常の
形成方法を、図４に示す従来のサイドウォールスペーサ
の形成工程図によって説明する。
【０００４】図４の（１）に示すように、半導体基体１
１１上にゲート絶縁膜１１２を介してゲート電極１１３
を形成する。続いて例えばイオン注入法によって、ＬＤ
Ｄ（Lightly Doped Drain ）層用の不純物１５１を、
上記ゲート電極１１３をマスクにして半導体基体１１１
に導入する。その後、減圧ＣＶＤ（Chemical VapourDe
position）法やプラズマＣＶＤ法等の成膜技術によっ
て、ゲート電極１１３を覆う状態に上記半導体基体１１
１上に酸化膜１２１を堆積する。
１１上にゲート絶縁膜１１２を介してゲート電極１１３
を形成する。続いて例えばイオン注入法によって、ＬＤ
Ｄ（Lightly Doped Drain ）層用の不純物１５１を、
上記ゲート電極１１３をマスクにして半導体基体１１１
に導入する。その後、減圧ＣＶＤ（Chemical VapourDe
position）法やプラズマＣＶＤ法等の成膜技術によっ
て、ゲート電極１１３を覆う状態に上記半導体基体１１
１上に酸化膜１２１を堆積する。
【０００５】次いで図４の（２）に示すように、異方性
エッチングを行って、酸化膜１２１の２点鎖線で示す部
分を除去し、ゲート電極１１３の側壁にＬＤＤ層形成用
のサイドウォールスペーサ１３１を形成する。
エッチングを行って、酸化膜１２１の２点鎖線で示す部
分を除去し、ゲート電極１１３の側壁にＬＤＤ層形成用
のサイドウォールスペーサ１３１を形成する。
【０００６】続いて図４の（３）に示すように、ＣＶＤ
法によって、少なくとも半導体基体１１１の表面にスル
ー酸化膜１４１を形成する。そしてゲート電極１１３と
サイドウォールスペーサ１３１とをマスクにしたイオン
注入法によって、ソース・ドレイン用の不純物１５２を
ＬＤＤ層用の不純物１５１よりも高濃度に、上記スルー
酸化膜１４１を通して半導体基体１１１に導入する。そ
の後、活性化アニール処理を行ってＬＤＤ構造のソース
・ドレイン層（図示省略）を形成する。
法によって、少なくとも半導体基体１１１の表面にスル
ー酸化膜１４１を形成する。そしてゲート電極１１３と
サイドウォールスペーサ１３１とをマスクにしたイオン
注入法によって、ソース・ドレイン用の不純物１５２を
ＬＤＤ層用の不純物１５１よりも高濃度に、上記スルー
酸化膜１４１を通して半導体基体１１１に導入する。そ
の後、活性化アニール処理を行ってＬＤＤ構造のソース
・ドレイン層（図示省略）を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記サ
イドウォールスペーサの形成方法では、サイドウォール
スペーサを形成する酸化膜をＣＶＤ法によって形成す
る。そのため、活性化アニール処理時にはサイドウォー
ルスペーサが熱収縮を起こす。
イドウォールスペーサの形成方法では、サイドウォール
スペーサを形成する酸化膜をＣＶＤ法によって形成す
る。そのため、活性化アニール処理時にはサイドウォー
ルスペーサが熱収縮を起こす。
【０００８】例えば、図５の（１）に示すように、酸化
膜をエッチングしてサイドウォールスペーサ１３１を形
成した直後のスペーサ幅ｗbeは１４６ｎｍであった。そ
れが図５の（２）に示すように、活性化アニール処理後
のサイドウォールスペーサ１３１のスペーサ幅ｗafは１
３０ｎｍに収縮した。したがって、活性化アニール処理
の前後でスペーサ幅に１６ｎｍの差を生じたことにな
る。このようにサイドウォールスペーサ１３１が熱収縮
を起こすと、その時のストレスに起因した欠陥が半導体
基体１１１に発生する。この欠陥は、最終的には接合リ
ークとなってデバイスの消費電力を増大させることにな
る。
膜をエッチングしてサイドウォールスペーサ１３１を形
成した直後のスペーサ幅ｗbeは１４６ｎｍであった。そ
れが図５の（２）に示すように、活性化アニール処理後
のサイドウォールスペーサ１３１のスペーサ幅ｗafは１
３０ｎｍに収縮した。したがって、活性化アニール処理
の前後でスペーサ幅に１６ｎｍの差を生じたことにな
る。このようにサイドウォールスペーサ１３１が熱収縮
を起こすと、その時のストレスに起因した欠陥が半導体
基体１１１に発生する。この欠陥は、最終的には接合リ
ークとなってデバイスの消費電力を増大させることにな
る。
【０００９】本発明は、上記課題を解決するためになさ
れたもので、サイドウォールスペーサの熱収縮を抑制し
て、熱収縮による欠陥の発生を抑えるのに優れたサイド
ウォールスペーサの形成方法を提供することを目的とす
る。
れたもので、サイドウォールスペーサの熱収縮を抑制し
て、熱収縮による欠陥の発生を抑えるのに優れたサイド
ウォールスペーサの形成方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたサイドウォールスペーサの形成方
法である。すなわち、第１工程で、基体上に形成したパ
ターンを覆う状態に酸化膜を堆積する。次いで第２工程
で、熱処理を行って酸化膜を熱収縮させる。その後第３
工程で、酸化膜を異方性エッチングして、パターンの側
壁にエッチングで残した酸化膜でサイドウォールスペー
サを形成する。
成するためになされたサイドウォールスペーサの形成方
法である。すなわち、第１工程で、基体上に形成したパ
ターンを覆う状態に酸化膜を堆積する。次いで第２工程
で、熱処理を行って酸化膜を熱収縮させる。その後第３
工程で、酸化膜を異方性エッチングして、パターンの側
壁にエッチングで残した酸化膜でサイドウォールスペー
サを形成する。
【００１１】
【作用】上記サイドウォールスペーサの形成方法では、
酸化膜を堆積した後に熱処理を行うことから、酸化膜は
熱収縮して、その密度は高くなる。そのような酸化膜を
エッチングしてサイドウォールスペーサを形成したこと
から、その後の熱処理ではサイドウォールスペーサはほ
とんど熱収縮を起こさない。
酸化膜を堆積した後に熱処理を行うことから、酸化膜は
熱収縮して、その密度は高くなる。そのような酸化膜を
エッチングしてサイドウォールスペーサを形成したこと
から、その後の熱処理ではサイドウォールスペーサはほ
とんど熱収縮を起こさない。
【００１２】
【実施例】本発明の一実施例を図１の工程図によって説
明する。図１の（１）に示すように、基体１１の上層に
は、素子形成領域１２を区分する素子分離領域１３が形
成されている。上記素子形成領域１２の基体１１上には
パターン１４が形成されている。まず第１工程では、減
圧ＣＶＤ法，常圧ＣＶＤ法、またはＥＣＲプラズマＣＶ
Ｄ法で代表されるＣＶＤ法によって、上記パターン１４
を覆う状態にして上記基体１１上に、酸化膜２１をおよ
そ２００ｎｍ〜４００ｎｍの厚さに堆積する。この酸化
膜２１は、例えばシリコン酸化膜からなる。
明する。図１の（１）に示すように、基体１１の上層に
は、素子形成領域１２を区分する素子分離領域１３が形
成されている。上記素子形成領域１２の基体１１上には
パターン１４が形成されている。まず第１工程では、減
圧ＣＶＤ法，常圧ＣＶＤ法、またはＥＣＲプラズマＣＶ
Ｄ法で代表されるＣＶＤ法によって、上記パターン１４
を覆う状態にして上記基体１１上に、酸化膜２１をおよ
そ２００ｎｍ〜４００ｎｍの厚さに堆積する。この酸化
膜２１は、例えばシリコン酸化膜からなる。
【００１３】次いで図１の（２）に示す第２工程を行
う。この工程では、熱処理（例えばデンシファイ）を行
って上記酸化膜２１を熱収縮させる。上記熱処理方法に
は、以下の（ア）〜（ウ）に説明するいずれかの方法が
採用される。 （ア）電気炉を用いて、温度雰囲気を例えば９００℃に
して、例えばおよそ１０分間の加熱処理を行う。 （イ）酸化膜２１の温度が、例えばおよそ１０００℃で
５秒間保持されるようなＲＴＡ（Rapid thermal Annea
l）処理を行う。その処理装置としては、例えば、ハロ
ゲンランプアニール装置やアークランプアニール装置を
用いる。 （ウ）酸化膜２１に大半が吸収されるような波長のレー
ザ光を照射すうレーザ加熱処理を行う。レーザ光として
は、例えばフッ素（Ｆ2 ）レーザ（波長：１５０ｎｍ）
光のような、酸化膜２１に吸収されるようなレーザ光が
好ましい。
う。この工程では、熱処理（例えばデンシファイ）を行
って上記酸化膜２１を熱収縮させる。上記熱処理方法に
は、以下の（ア）〜（ウ）に説明するいずれかの方法が
採用される。 （ア）電気炉を用いて、温度雰囲気を例えば９００℃に
して、例えばおよそ１０分間の加熱処理を行う。 （イ）酸化膜２１の温度が、例えばおよそ１０００℃で
５秒間保持されるようなＲＴＡ（Rapid thermal Annea
l）処理を行う。その処理装置としては、例えば、ハロ
ゲンランプアニール装置やアークランプアニール装置を
用いる。 （ウ）酸化膜２１に大半が吸収されるような波長のレー
ザ光を照射すうレーザ加熱処理を行う。レーザ光として
は、例えばフッ素（Ｆ2 ）レーザ（波長：１５０ｎｍ）
光のような、酸化膜２１に吸収されるようなレーザ光が
好ましい。
【００１４】その後、図１の（３）に示す第３工程を行
う。この工程では、異方性エッチングを行って、上記酸
化膜２１を全面エッチバックする。そして、酸化膜２１
の２点鎖線で示す部分を除去して、パターン１４の側壁
に残した酸化膜（２１）でサイドウォールスペーサ３１
を形成する。上記エッチングでは、エッチングガスに例
えばテトラフロロメタン（ＣＦ4 ）と酸素（Ｏ2 ）とア
ルゴン（Ａｒ）との混合ガスを用いる。
う。この工程では、異方性エッチングを行って、上記酸
化膜２１を全面エッチバックする。そして、酸化膜２１
の２点鎖線で示す部分を除去して、パターン１４の側壁
に残した酸化膜（２１）でサイドウォールスペーサ３１
を形成する。上記エッチングでは、エッチングガスに例
えばテトラフロロメタン（ＣＦ4 ）と酸素（Ｏ2 ）とア
ルゴン（Ａｒ）との混合ガスを用いる。
【００１５】上記サイドウォールスペーサの形成方法で
は、酸化膜２１を形成した後に熱処理を行っていること
から、その後にさらに熱処理工程が行われても、酸化膜
２１はほとんど熱収縮が起こさない状態に高密度化され
る。したがって、このような酸化膜２１を用いて形成し
たサイドウォールスペーサ３１は、それを形成した後に
熱処理工程が行われても、ほとんど熱収縮が起こさな
い。しかも、サイドウォールスペーサのスペーサ幅は設
計値通りになる。
は、酸化膜２１を形成した後に熱処理を行っていること
から、その後にさらに熱処理工程が行われても、酸化膜
２１はほとんど熱収縮が起こさない状態に高密度化され
る。したがって、このような酸化膜２１を用いて形成し
たサイドウォールスペーサ３１は、それを形成した後に
熱処理工程が行われても、ほとんど熱収縮が起こさな
い。しかも、サイドウォールスペーサのスペーサ幅は設
計値通りになる。
【００１６】次に上記サイドウォールスペーサの形成方
法を、ＬＤＤ構造のＭＯＳ型トランジスタの製造方法に
適用した一例を、図２の製造工程図によって説明する。
なお、上記図１と同様の構成部品には同一の符号を付し
て示す。
法を、ＬＤＤ構造のＭＯＳ型トランジスタの製造方法に
適用した一例を、図２の製造工程図によって説明する。
なお、上記図１と同様の構成部品には同一の符号を付し
て示す。
【００１７】図２の（１）に示すように、基体１１とし
て、シリコン系半導体基板の上層には、素子形成領域１
２を区分する素子分離領域１３がＬＯＣＯＳ酸化膜によ
って形成されている。上記素子形成領域１２の基体１１
上の一部分には、ゲート絶縁膜４１を介してゲート電極
４２が形成されている。このゲート絶縁膜４１とゲート
電極４２とが、先に説明したパターン１４になる。
て、シリコン系半導体基板の上層には、素子形成領域１
２を区分する素子分離領域１３がＬＯＣＯＳ酸化膜によ
って形成されている。上記素子形成領域１２の基体１１
上の一部分には、ゲート絶縁膜４１を介してゲート電極
４２が形成されている。このゲート絶縁膜４１とゲート
電極４２とが、先に説明したパターン１４になる。
【００１８】さらに上記ゲート電極４２をマスクにした
イオン注入法によって、ゲート電極４２の両側における
基体１１の上層には、ＬＤＤ層を形成するための不純物
５１が導入されている。この不純物５１には、例えばヒ
素（Ａｓ+ ），リン（Ｐ+ ）またはアンチモン（Ｓ
ｂ+ ）が用いられる。例えばヒ素やリンを導入するイオ
ン注入条件としては、４０ｋｅＶ程度のエネルギーで１
０13／ｃｍ2 〜１０14／ｃｍ2 程度のドーズ量に設定さ
れる。
イオン注入法によって、ゲート電極４２の両側における
基体１１の上層には、ＬＤＤ層を形成するための不純物
５１が導入されている。この不純物５１には、例えばヒ
素（Ａｓ+ ），リン（Ｐ+ ）またはアンチモン（Ｓ
ｂ+ ）が用いられる。例えばヒ素やリンを導入するイオ
ン注入条件としては、４０ｋｅＶ程度のエネルギーで１
０13／ｃｍ2 〜１０14／ｃｍ2 程度のドーズ量に設定さ
れる。
【００１９】続いて、減圧ＣＶＤ法，常圧ＣＶＤ法，Ｅ
ＣＲプラズマＣＶＤ法等のＣＶＤ法による成膜技術によ
って、上記パターン１４を覆う状態に上記基体１１上
に、酸化シリコンからなる酸化膜２１を形成する。この
酸化膜２１は、例えば２００ｎｍ〜４００ｎｍの範囲の
厚さに形成される。
ＣＲプラズマＣＶＤ法等のＣＶＤ法による成膜技術によ
って、上記パターン１４を覆う状態に上記基体１１上
に、酸化シリコンからなる酸化膜２１を形成する。この
酸化膜２１は、例えば２００ｎｍ〜４００ｎｍの範囲の
厚さに形成される。
【００２０】次いで図２の（２）に示すように、熱処理
（デンシファイ）によって、上記酸化膜２１の密度を高
める。そして、高密度化した酸化膜２１に熱処理工程を
行っても熱収縮をほとんど起こさない状態する。このと
き、不純物５１が拡散してＬＤＤ層７１，７２を形成す
る。
（デンシファイ）によって、上記酸化膜２１の密度を高
める。そして、高密度化した酸化膜２１に熱処理工程を
行っても熱収縮をほとんど起こさない状態する。このと
き、不純物５１が拡散してＬＤＤ層７１，７２を形成す
る。
【００２１】その後、図２の（３）に示すように、異方
性エッチングを行って、上記酸化膜２１を全面エッチバ
ックする。そして、酸化膜２１の２点鎖線で示す部分を
除去して、パターン１４の側壁に残した酸化膜（２１）
でサイドウォールスペーサ３１を形成する。上記エッチ
ングは、例えば図１によって説明したのと同様に行う。
性エッチングを行って、上記酸化膜２１を全面エッチバ
ックする。そして、酸化膜２１の２点鎖線で示す部分を
除去して、パターン１４の側壁に残した酸化膜（２１）
でサイドウォールスペーサ３１を形成する。上記エッチ
ングは、例えば図１によって説明したのと同様に行う。
【００２２】次いで、図２の（４）に示すように、熱酸
化法またはＣＶＤ法によって、少なくとも基体１１の表
面にスルー酸化膜６１を例えば１０ｎｍの厚さに形成す
る。そして、例えばゲート電極４２とサイドウォールス
ペーサ３１とをマスクにしたイオン注入法によって、ソ
ース・ドレイン用の不純物５２として、例えばヒ素（Ａ
ｓ+ ）を基体１１中に導入する。ソース・ドレイン形成
用の不純物５２を導入イオン注入条件としては、打ち込
みエネルギーを例えば２０ｋｅＶ〜４０ｋｅＶの範囲に
設定し、ドーズ量をおよそ５×１０15／ｃｍ2 に設定す
る。
化法またはＣＶＤ法によって、少なくとも基体１１の表
面にスルー酸化膜６１を例えば１０ｎｍの厚さに形成す
る。そして、例えばゲート電極４２とサイドウォールス
ペーサ３１とをマスクにしたイオン注入法によって、ソ
ース・ドレイン用の不純物５２として、例えばヒ素（Ａ
ｓ+ ）を基体１１中に導入する。ソース・ドレイン形成
用の不純物５２を導入イオン注入条件としては、打ち込
みエネルギーを例えば２０ｋｅＶ〜４０ｋｅＶの範囲に
設定し、ドーズ量をおよそ５×１０15／ｃｍ2 に設定す
る。
【００２３】その後、図２の（５）に示すように、活性
化アニールを行なう。このアニールはファーネスアニー
ルまたはＲＴＡ（Rapid Thermal Annealing ）のいずれ
かの方法によって行う。すなわち、ファーネスアニール
は、電気炉を用いて８００℃〜９００℃の窒素雰囲気中
で１０〜３０分間程度の熱処理を行う方法である。また
ＲＴＡは、窒素雰囲気中で基体１１の温度がおよそ１０
００℃〜１１００℃におよそ５秒〜１０秒間保持される
ように熱処理する方法である。そして上記不純物（５
１，５２）を基体１１中に拡散させて、ゲート電極４２
の両側における基体１１の上層に、ＬＤＤ層７１，７２
を介してソース・ドレイン７３，７４を形成する。
化アニールを行なう。このアニールはファーネスアニー
ルまたはＲＴＡ（Rapid Thermal Annealing ）のいずれ
かの方法によって行う。すなわち、ファーネスアニール
は、電気炉を用いて８００℃〜９００℃の窒素雰囲気中
で１０〜３０分間程度の熱処理を行う方法である。また
ＲＴＡは、窒素雰囲気中で基体１１の温度がおよそ１０
００℃〜１１００℃におよそ５秒〜１０秒間保持される
ように熱処理する方法である。そして上記不純物（５
１，５２）を基体１１中に拡散させて、ゲート電極４２
の両側における基体１１の上層に、ＬＤＤ層７１，７２
を介してソース・ドレイン７３，７４を形成する。
【００２４】上記ＭＯＳ型トランジスタの製造方法で
は、熱処理を行って、酸化膜２１の密度を高めているの
で、その酸化膜２１をエッチングして形成するサイドウ
ォールスペーサ３１は、その形成後の熱処理（例えば活
性化アニール処理）によって、ほとんど収縮を起こさな
くなる。したがって、サイドウォールスペーサ３１のス
ペーサ幅は、活性化アニール処理の前後でほとんど変化
がない。したがって、ＬＤＤ層の幅が設計値通りに確保
される。また、サイドウォールスペーサ３１の熱収縮に
よって発生していたストレスがほとんど発生しなくなる
ので、それに起因した欠陥が基体１１に発生しなくな
る。したがって、ＭＯＳ型トランジスタのソース・ドレ
イン７３，７４に発生していた接合リークが起きなくな
るので、その電気的特性の向上が図れる。
は、熱処理を行って、酸化膜２１の密度を高めているの
で、その酸化膜２１をエッチングして形成するサイドウ
ォールスペーサ３１は、その形成後の熱処理（例えば活
性化アニール処理）によって、ほとんど収縮を起こさな
くなる。したがって、サイドウォールスペーサ３１のス
ペーサ幅は、活性化アニール処理の前後でほとんど変化
がない。したがって、ＬＤＤ層の幅が設計値通りに確保
される。また、サイドウォールスペーサ３１の熱収縮に
よって発生していたストレスがほとんど発生しなくなる
ので、それに起因した欠陥が基体１１に発生しなくな
る。したがって、ＭＯＳ型トランジスタのソース・ドレ
イン７３，７４に発生していた接合リークが起きなくな
るので、その電気的特性の向上が図れる。
【００２５】本発明のサイドウォールスペーサの形成方
法は、上記説明したＬＤＤ構造のＭＯＳ型トランジスタ
におけるＬＤＤ用のサイドウォールスペーサの形成方法
に限定されることはなく、パターンの側壁にサイドウォ
ールスペーサを形成する際には、全てに適用することが
可能である。
法は、上記説明したＬＤＤ構造のＭＯＳ型トランジスタ
におけるＬＤＤ用のサイドウォールスペーサの形成方法
に限定されることはなく、パターンの側壁にサイドウォ
ールスペーサを形成する際には、全てに適用することが
可能である。
【００２６】なお、上記説明したパターン１４は、例え
ばゲートまたは配線からなる。しかしながら、上記パタ
ーン１４はコンタクトホールのような孔パターンであっ
てもよい。例えば、図３に示すような多層配線構造にお
いて、下層配線８１とこの下層配線８１を突き抜けて設
けたコンタクトホール７１内の上層配線（またはプラ
グ）８２との絶縁性を確保するため、コンタクトホール
７１の側壁には側壁絶縁膜７２を形成する。この側壁絶
縁膜７２は、薄く形成しすぎると絶縁性が劣化する。そ
のため、設計値通りの厚さを確保することが必要であ
る。そこで、上記側壁絶縁膜７２を形成する場合に、上
記サイドウォールスペーサの形成方法を適用することが
可能である。すなわち、上記側壁絶縁膜７２を上記説明
したサイドウォールスペーサで形成すればよい。上記側
壁絶縁膜７１をサイドウォールスペーサの形成方法で形
成した場合には、設計値通りの厚さを確保することがで
きる。したがって、本発明のサイドウォールスペーサの
形成方法を適用することは効果的である。
ばゲートまたは配線からなる。しかしながら、上記パタ
ーン１４はコンタクトホールのような孔パターンであっ
てもよい。例えば、図３に示すような多層配線構造にお
いて、下層配線８１とこの下層配線８１を突き抜けて設
けたコンタクトホール７１内の上層配線（またはプラ
グ）８２との絶縁性を確保するため、コンタクトホール
７１の側壁には側壁絶縁膜７２を形成する。この側壁絶
縁膜７２は、薄く形成しすぎると絶縁性が劣化する。そ
のため、設計値通りの厚さを確保することが必要であ
る。そこで、上記側壁絶縁膜７２を形成する場合に、上
記サイドウォールスペーサの形成方法を適用することが
可能である。すなわち、上記側壁絶縁膜７２を上記説明
したサイドウォールスペーサで形成すればよい。上記側
壁絶縁膜７１をサイドウォールスペーサの形成方法で形
成した場合には、設計値通りの厚さを確保することがで
きる。したがって、本発明のサイドウォールスペーサの
形成方法を適用することは効果的である。
【００２７】
【発明の効果】以上、説明したように本発明によれば、
酸化膜を堆積した後に熱処理を行うことから、酸化膜は
熱収縮を起こすので、酸化膜の密度を高めることができ
る。このように高密度化した酸化膜をエッチングしてサ
イドウォールスペーサを形成するので、形成したサイド
ウォールスペーサは、その後の熱処理ではほとんど熱収
縮を起こさない。したがって、サイドウォールスペーサ
をほぼ設計値どおりのスペーサ幅に形成することができ
る。また、サイドウォールスペーサの熱収縮に伴うスト
レスがほとんど発生しなくなるので、基体にはそのスト
レスに起因した欠陥が発生しなくなる。したがって、上
記サイドウォールスペーサを用いたデバイスの接合リー
クを無くすことができるので、デバイスの電気的性能の
向上が図れる。
酸化膜を堆積した後に熱処理を行うことから、酸化膜は
熱収縮を起こすので、酸化膜の密度を高めることができ
る。このように高密度化した酸化膜をエッチングしてサ
イドウォールスペーサを形成するので、形成したサイド
ウォールスペーサは、その後の熱処理ではほとんど熱収
縮を起こさない。したがって、サイドウォールスペーサ
をほぼ設計値どおりのスペーサ幅に形成することができ
る。また、サイドウォールスペーサの熱収縮に伴うスト
レスがほとんど発生しなくなるので、基体にはそのスト
レスに起因した欠陥が発生しなくなる。したがって、上
記サイドウォールスペーサを用いたデバイスの接合リー
クを無くすことができるので、デバイスの電気的性能の
向上が図れる。
【図１】本発明の一実施例を説明する工程図である。
【図２】本発明を適用したＭＯＳ型トランジスタの製造
工程図である。
工程図である。
【図３】本発明の適用例の説明図である。
【図４】従来のサイドウォールスペーサの形成工程図で
ある。
ある。
【図５】課題の説明図である。
１１ 基体 １４ パターン ２１ 酸化膜 ３１ サイドウォールスペーサ
Claims (1)
- 【請求項１】 基体上に形成したパターンを覆う状態に
酸化膜を堆積する第１工程と、 熱処理を行って前記酸化膜を熱収縮させる第２工程と、 前記酸化膜を異方性エッチングして、前記パターンの側
壁に該酸化膜でサイドウォールスペーサを形成する第３
工程とからなることを特徴とするサイドウォールスペー
サの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15667094A JPH07335884A (ja) | 1994-06-14 | 1994-06-14 | サイドウォールスペーサの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15667094A JPH07335884A (ja) | 1994-06-14 | 1994-06-14 | サイドウォールスペーサの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335884A true JPH07335884A (ja) | 1995-12-22 |
Family
ID=15632745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15667094A Pending JPH07335884A (ja) | 1994-06-14 | 1994-06-14 | サイドウォールスペーサの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| WO2010080789A3 (en) * | 2009-01-07 | 2010-11-04 | Brewer Science Inc. | Spin-on spacer materials for double- and triple-patterning lithography |
-
1994
- 1994-06-14 JP JP15667094A patent/JPH07335884A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| WO2010080789A3 (en) * | 2009-01-07 | 2010-11-04 | Brewer Science Inc. | Spin-on spacer materials for double- and triple-patterning lithography |
| US9640396B2 (en) | 2009-01-07 | 2017-05-02 | Brewer Science Inc. | Spin-on spacer materials for double- and triple-patterning lithography |
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