KR20030002908A - 동기식 디램 소자의 제조방법 - Google Patents

동기식 디램 소자의 제조방법 Download PDF

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Abstract

본 발명은 별도의 추가공정 없이 질화막의 스트레스로 인하여 셀 트랜지스터에서 발생되는 누설전류를 감소시켜 리프레시 특성을 향상시킬 수 있는 동기식 디램 소자의 제조방법을 제공한다.
본 발명에 따른 동기식 디램 소자의 제조방법은, 상부에 게이트 절연막과, 폴리실리콘막 및 텅스텐 계열의 금속막으로 적층된 게이트와, 절연막이 순차적으로 형성된 반도체 기판을 준비하는 단계; 반도체 기판의 표면 및 폴리실리콘막의 측벽에 제 1 산화막을 형성하는 단계; 제 1 산화막이 형성된 기판 전면에 제 1 질화막을 형성하는 단계; 제 1 질화막 및 제 1 산화막을 블랭킷 식각하여 게이트 및 절연막 측벽에 제 1 질화막 스페이서를 형성하는 단계; 제 1 질화막 스페이서 양측의 기판으로 불순물 이온을 주입하는 단계; 불순물 이온이 주입된 기판을 산소 분위기로 열처리하여 불순물 이온을 활성화시켜 소오스/드레인을 형성함과 동시에, 기판의 표면 상에 제 2 산화막을 형성하는 단계; 및 기판 전면에 제 2 질화막 스페이서를 형성하는 단계를 포함한다. 여기서, 제 2 산화막은 제 2 질화막 스페이서에 대한 완충막으로서 작용하도록 형성한다.

Description

동기식 디램 소자의 제조방법{METHOD OF MANUFACTURING SYNCHRONOUS DRAM DEVICE}
본 발명은 동기식 디램 소자(SDRAM; synchronous dynamic random access memory)의 제조방법에 관한 것으로, 특히 별도의 추가공정없이 질화막의 스트레스로 인하여 셀 트랜지스터에서 발생되는 누설전류를 감소시킬 수 있는 동기식 디램 소자의 제조방법에 관한 것이다.
도 1은 상기 종래의 동기식 디램 소자의 제조방법을 설명하기 위한 단면도로서, 셀 영역의 트랜지스터 부분만을 도시한다.
도 1을 참조하면, 소자분리막(12)에 의해 액티브 영역이 정의되고 웰이 형성되어 있는 반도체 기판(10) 상에 게이트 절연막(14)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(16)과 텅스텐 계열의 금속막(18)을 순차적으로 형성한다. 여기서, 금속막(18)은 텅스텐막과 텅스텐 질화막의 적층막(W/WxN)으로 형성한다. 그 후, 금속막(18) 상에 하드 마스크용 절연막(20)을 형성하고, 이 절연막(20)을 마스크로하여 금속막(18)과 폴리실리콘막(16)을 식각하여 게이트(G)를 형성한다.
그리고 나서, 선택적 산화공정(selective oxidation)으로 반도체 기판(10)의 표면 및 폴리실리콘막(16)의 측벽에 약 20Å 두께로 산화막(22)을 형성하고, 기판 전면에 약 50Å의 두께로 제 1 질화막을 증착한다. 그 후, 제 1 질화막과 산화막(22)을 기판(10)의 표면이 노출되도록 블랭킷 식각하여 게이트(G) 및 절연막(20) 측벽에 제 1 질화막 스페이서(24)를 형성한다. 여기서, 제 1 질화막 스페이서(24)는 후속 열처리 공정시 산화로 인하여 발생되는 금속막(18)의 블로우업을 방지한다.
그 다음, 제 1 질화막 스페이서(24) 양측의 기판(10)으로 불순물 이온을 주입하고, 주입된 불순물이온을 활성화하기 위하여 약 1000℃의 온도에서 약 10초 동안 질소(N2) 분위기로 급속열처리(RTP; rapid thermal processing)를 수행하여 소오스/드레인(26)을 형성한다. 그 후, 기판 전면에 150Å의 두께로 제 2 질화막 스페이서(28)를 형성한다. 여기서, 제 2 질화막 스페이서(28)는 이후 셀콘택을 위한 콘택홀 형성시 식각정지층으로서 작용한다. 그 다음, 제 2 질화막 스페이서(28) 양측의 기판(10)으로 소오스/드레인(26) 보다 깊에 불순물 이온을 주입하여 딥 소오스/드레인(30)을 형성한 다음, 공지된 방법으로 플러그폴리 콘택 형성공정을 수행하여, 소오스/드레인(26)과의 셀콘택(32)을 형성한다.
그러나, 상술한 종래의 동기식 디램 소자에 있어서는, 도 1의 A에 도시된 바와 같이, 기판(10)과 직접 접촉하고 있는 제 2 질화막 스페이서(28)의 질화막으로 인하여 기판에 스트레스(stress)가 가해지고, 이러한 스트레스에 의해 결함(defect) 등이 발생하게 된다. 이에 따라, 셀 트랜지스터에서 접합 누설전류 및 GIDL(gate induced drain leakage current)과 같은 누설전류가 증가하여, 동기식 디램 소자의 리프레시(refresh) 특성이 저하되는 문제가 발생하였다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 별도의 추가공정 없이, 질화막의 스트레스로 인하여 셀 트랜지스터에서 발생되는 누설전류를 감소시켜 리프레시 특성을 향상시킬 수 있는 동기식 디램 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 동기식 디램 소자의 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 동기식 디램 소자의 제조방법을 설명하기 위한 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
10, 40 : 반도체 기판 12, 42 : 소자분리막
14, 44 : 게이트 절연막 16, 46 : 폴리실리콘막
18, 48 : 텅스텐 계열의 금속막
20, 50 : 절연막 22, 52, 58 : 산화막
24, 28, 54, 60 : 질화막 스페이서
26, 56 : 소오스/드레인 30, 62 : 딥 소오스/드레인
32, 64 : 셀콘택
상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 동기식 디램 소자의 제조방법은, 상부에 게이트 절연막과, 폴리실리콘막 및 텅스텐 계열의 금속막으로 적층된 게이트와, 절연막이 순차적으로 형성된 반도체 기판을 준비하는 단계; 반도체 기판의 표면 및 폴리실리콘막의 측벽에 제 1 산화막을 형성하는 단계; 제 1 산화막이 형성된 기판 전면에 제 1 질화막을 형성하는 단계; 제 1 질화막 및 제 1 산화막을 블랭킷 식각하여 게이트 및 절연막 측벽에 제 1 질화막 스페이서를 형성하는 단계; 제 1 질화막 스페이서 양측의 기판으로 불순물 이온을 주입하는 단계; 불순물 이온이 주입된 기판을 산소 분위기로 열처리하여 불순물 이온을 활성화시켜 소오스/드레인을 형성함과 동시에, 기판의 표면 상에 제 2 산화막을 형성하는 단계; 및 기판 전면에 제 2 질화막 스페이서를 형성하는 단계를 포함한다.
여기서, 제 2 산화막은 제 2 질화막 스페이서에 대한 완충막으로서 작용하도록 형성하고, 바람직하게 약 50Å의 두께로 형성한다. 또한, 열처리는 약 1000℃의 온도에서 약 10초 동안 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 동기식 디램 소자의 제조방법을 설명하기 위한 단면도로서, 셀 영역의 트랜지스터 부분만을 도시한다.
도 2을 참조하면, 소자분리막(42)에 의해 액티브 영역이 정의되고 웰이 형성되어 있는 반도체 기판(40) 상에 게이트 절연막(44)을 형성하고, 그 상부에 게이트 물질로서 폴리실리콘막(46)과 텅스텐 계열의 금속막(48)을 순차적으로 형성한다. 여기서, 금속막(48)은 텅스텐막과 텅스텐 질화막의 적층막(W/WxN)으로 형성한다. 그 후, 금속막(48) 상에 하드 마스크용 절연막(50)을 형성하고, 이 절연막(50)을 마스크로하여 금속막(48)과 폴리실리콘막(46)을 식각하여 게이트(G)를 형성한다.
그리고 나서, 선택적 산화공정으로 반도체 기판(40)의 표면 및 폴리실리콘막(46)의 측벽에 약 20Å 두께로 제 1 산화막(52)을 형성하고, 기판 전면에 약 50Å의 두께로 제 1 질화막을 증착한다. 그 후, 제 1 질화막과 제 1 산화막(52)을 기판(40)의 표면이 노출되도록 블랭킷 식각하여 게이트(G) 및 절연막(50) 측벽에 제 1 질화막 스페이서(54)를 형성한다. 여기서, 제 1 질화막 스페이서(54)는 후속 열처리 공정시 산화로 인하여 발생되는 금속막(48)의 블로우업을 방지한다.
그 다음, 제 1 질화막 스페이서(54) 양측의 기판(40)으로 불순물 이온을 주입하고, 주입된 불순물이온을 활성화하기 위하여 급속열처리를 수행한다. 이때, 급속열처리를 약 1000℃의 온도에서 약 10초 동안 산소(O2) 분위기로 수행함으로써 소오스/드레인(56)을 형성함과 동시에, 노출된 기판(40)의 표면 상에 약 50Å 두께의 제 2 산화막(58)을 형성한다. 여기서, 제 2 산화막(58)은 이후 형성되는 제 2 질화막 스페이서(60)에 대한 완충막으로서 작용한다.
그 후, 기판 전면에 약 150Å의 두께로 제 2 질화막 스페이서(60)를 형성한다. 여기서, 제 2 질화막 스페이서(60)는 이후 셀콘택을 위한 콘택홀 형성시 식각정지층으로서 작용한다. 그 다음, 제 2 질화막 스페이서(60) 양측의 기판(40)으로 소오스/드레인(56) 보다 깊에 불순물 이온을 주입하여 딥 소오스/드레인(62)을 형성하고, 공지된 방법으로 플러그폴리 콘택 형성공정을 수행하여, 소오스/드레인(56)과의 셀콘택(64)을 형성한다.
상술한 본 발명에 의하면, 소오스/드레인 형성을 위한 열처리 공정을 종래의 질소 분위기 대신 산소 분위기로 수행함으로써, 별도의 공정을 추가하는 것 없이 제 2 질화막 스페이서 형성 전에 기판 표면에 산화막을 형성할 수 있기 때문에, 기판과 질화막의 직접 접촉이 방지되고, 또한 산화막이 질화막에 대한 완충막으로서 작용함에 따라 질화막으로 인하여 기판에 가해지는 스트레스가 충분히 완화될 수 있다.
이에 따라, 셀 트랜지스터에서 발생되는 접합 누설전류 및 GIDL 과 같은 누설전류가 효과적으로 감소되어, 동기식 디램 소자의 리프레시 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (5)

  1. 상부에 게이트 절연막과, 폴리실리콘막 및 텅스텐 계열의 금속막으로 적층된 게이트와, 절연막이 순차적으로 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 표면 및 상기 폴리실리콘막의 측벽에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막이 형성된 상기 기판 전면에 제 1 질화막을 형성하는 단계;
    상기 제 1 질화막 및 상기 제 1 산화막을 블랭킷 식각하여 상기 게이트 및 절연막 측벽에 제 1 질화막 스페이서를 형성하는 단계;
    상기 제 1 질화막 스페이서 양측의 기판으로 불순물 이온을 주입하는 단계;
    상기 불순물 이온이 주입된 상기 기판을 산소 분위기로 열처리하여 상기 불순물 이온을 활성화시켜 소오스/드레인을 형성함과 동시에, 상기 기판의 표면 상에 제 2 산화막을 형성하는 단계; 및
    상기 기판 전면에 제 2 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 동기식 디램 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 산화막은 상기 제 2 질화막 스페이서에 대한 완충막으로서 작용하도록 형성하는 것을 특징으로 하는 동기식 디램 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 산화막은 약 50Å의 두께로 형성하는 것을 특징으로 하는 동기식 디램 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 열처리는 약 1000℃의 온도에서 약 10초간 수행하는 것을 특징으로 하는 동기식 디램 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 금속막은 텅스텐막과 텅스텐 질화막의 적층막(W/WxN)으로 형성하는 것을 특징으로 하는 동기식 디램 소자의 제조방법.
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