KR100881387B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 2-단계의 RTA(Rapid Thermal Annealing) 공정을 실시하여 핫 캐리어 발생을 억제할 수 있는 반도체소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 산화막을 형성하는 단계; 상기 산화막상에 폴리게이트물질층과 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 폴리게이트물질층을 식각하여 폴리게이트를 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 폴리게이트 양측 아래의 반도체기판 내에 이온주입공정을 실시하여 소오스/드레인 영역이 형성될 부분의 아랫부분에 절연층을 형성하는 단계; 상기 폴리게이트의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 폴리게이트 양측 아래의 반도체기판 내에 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스/드레인 영역에 대해 RTA(Rapid Thermal Annealing) 공정을 수행하여 LDD영역(Ligthly Doped Drain)을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 제조공정을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
5 : 반도체기판 10 : 산화막
20 : 폴리게이트 30 : 마스크 패턴
40 : 산소 또는 질소 절연층 50 : 스페이서
60 : 소오스/드레인영역 70 : 측면확산
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 2-단계의 RTA(Rapid Thermal Annealing)공정을 실시하여 핫 캐리어 발생을 억제할 수 있는 반도체소자의 제조방법에 관한 것이다.
종래에는 디바이스 집적도가 높아질수록 여러 가지 문제가 도출되고 있으나 그 중에서도 트랜지스터 동작에 있어서 문제가 발생되고 있는데, 그것은 단채널로 인해 핫 캐리어가 발생하여 누설전류의 원인으로 작용해 리프레쉬 저하의 원인이 된다는 문제점이 있다.
종래에는 상술한 바와 같은 단채널로 인해 발생하는 핫 캐리어를 줄이는 방법으로서, 폴리게이트를 정의한 후 스페이서를 형성하기 전에 LDD 이온주입공정을 실시하였다.
그러나, 종래의 LDD 이온주입공정은 선형 기울기를 형성하지 못하기 때문에 핫 캐리어 발생을 억제하는데 있어 그다지 효과적이지 못하다는 문제점이 있다.
삭제
따라서, 본발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, LDD형성후 후속 열공정등으로 인한 도판트의 수직확산을 방지하고, 또한 스페이서 형성후에 이온주입된 도판트를 2-단계 RTA를 통해 채널쪽으로의 측면 확산을 유도함으로써 종래의 LDD 구조보다 핫 캐리어 측면에서 유리한 LDD 프로파일, 즉 선형 기울기를 갖는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 산화막을 형성하는 단계; 상기 산화막상에 폴리게이트물질층과 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 폴리게이트물질층을 식각하여 폴리게이트를 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 폴리게이트 양측 아래의 반도체기판 내에 이온주입공정을 실시하여 소오스/드레인 영역이 형성될 부분의 아랫부분에 절연층을 형성하는 단계; 상기 폴리게이트의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 폴리게이트 양측 아래의 반도체기판 내에 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스/드레인 영역에 대해 RTA(Rapid Thermal Annealing) 공정을 수행하여 LDD영역(Ligthly Doped Drain)을 형성하는 단계;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 LDD형성공정을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(5)상에 산화막(10)을 형성한 후, 폴리게이트용 폴리실리콘층과, 포토레지스트 또는 질화막으로 이루어진 마스크 패턴(30)을 적층한 후, 상기 마스크 패턴(30)을 이용한 상기 폴리실리콘층의 식각 공정을 진행하여 폴리게이트(20)를 형성한다.
이때, 상기 포토레지스트 또는 질화막으로 이루어진 마스크 패턴(30)은 후속의 산소 또는 질소의 이온주입공정을 실시하기 이전에 2000 ∼ 3000Å 두께로 형성해야 한다. 그 이유는 산소 또는 질소의 이온주입시 상기 포토레지스트 또는 질화막으로 이루어진 마스크 패턴(30)이 폴리게이트(20)로의 이온주입을 차단하는 이온주입차단막의 역할을 하기 때문이다.
그 후 도 1b에 도시된 바와 같이, 소오스/드레인 이온주입공정을 진행하기 이전에 산소 또는 질소의 이온주입공정을 수행하여 소오스/드레인영역이 형성될 부분의 아랫부분에 산소 또는 질소의 절연층(40)을 형성한다. 이때, 상기 절연층(40) 형성을 위해, 상기 산소 또는 질소의 이온주입공정 후에 900∼1000℃의 온도범위에서 20초 동안 제 1 RTA공정을 수행한다.
또한, 상기 절연층(40)은 제 1 RTA(Rapid Thermal Annealing)공정에서 발생할 수 있는 도판트의 수직확산을 방지해주는 역할을 하며, 이로써 핫 캐리어 발생을 억제하여 채널 끝에서 발생하는 전장을 감소시켜 누설전류를 줄일 수 있게 된다.
그 다음, 도 1c에 도시된 바와 같이, 상기 폴리게이트(20) 측벽에 스페이서(50)를 형성한 후, 스페이서(50)를 포함한 폴리게이트(20) 양측 아래의 반도체기판내에 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역(60)을 형성한다. 이는 종래의 LDD 형성시 소오스/드레인 이온주입을 실시한 후에 스페이서를 형성하는 것과 다른 것이다.
이어서, 도 1d에 도시된 바와 같이, 제 2 RTA공정을 2단계에 걸쳐 수행한다. 이때, 상기 제 2 RTA공정의 1단계 어닐링 온도는 600∼700℃ 범위이고, 2단계 어닐링 온도는 900∼1000℃ 범위이다.
이러한 2-단계 RTA 공정에 의해 소오스/드레인 영역(60) 윗표면쪽의 도판트들은 깊은 투사범위(Rp)를 갖는 도판트들 보다 채널쪽으로의 측면확산(70)이 상대 적으로 많이 일어나기 때문에 LDD 프로파일을 형성함에 있어 선형 기울기를 갖는 LDD를 형성함으로써 핫 캐리어 발생을 억제하게 된다. 이는 종래의 채널쪽으로의 측면확산과 다른 것이다.
이렇게 함으로써 산소 또는 질소의 절연층(40)은 상기 2-단계 RTA 공정으로 인해 도판트들이 반도체기판(5) 하부로 확산하는 것을 방지한다.
또한, 상기 2-단계 RTA공정을 통해 형성된 LDD는 채널 및 드레인의 접합부위에서 발생하는 핫 캐리어에 의한 전계에 의해 누설전류가 발생하는 것을 방지하게 된다.
상술한 바와 같이, 본 발명은 소오스/드레인 영역의 하부에 절연층을 형성하여 소오스/드레인영역의 도판트가 수직확산되는 것을 방지하고, 또한 스페이서를 형성하고나서 소오스/드레인 이온주입공정 후에 상기 제 2 RTA공정을 2-단계에 걸쳐 수행함으로써 LDD 영역의 도판트들이 선형 기울기를 갖게 되어 핫 캐리어의 발생을 억제할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (9)
- 반도체기판상에 산화막을 형성하는 단계;상기 산화막상에 폴리게이트물질층과 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 이용하여 상기 폴리게이트물질층을 식각하여 폴리게이트를 형성하는 단계;상기 마스크 패턴을 이용하여 상기 폴리게이트 양측 아래의 반도체기판 내에 이온주입공정을 실시하여 소오스/드레인 영역이 형성될 부분의 아랫부분에 절연층을 형성하는 단계;상기 폴리게이트의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 폴리게이트 양측 아래의 반도체기판 내에 소오스/드레인 이온주입공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 및상기 소오스/드레인 영역에 대해 RTA(Rapid Thermal Annealing) 공정을 수행하여 LDD영역(Ligthly Doped Drain)을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 마스크 패턴은 포토레지스트 또는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연층으로 산소 또는 질소 절연층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연층 형성을 위한 이온주입공정 진행시 상기 마스크 패턴은 상기 폴리게이트의 이온주입차단막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 절연층을 형성하는 단계에서의 이온주입공정을 실시한 후, RTA 공정을 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 5 항에 있어서, 상기 RTA공정은 900∼1000℃의 온도범위에서 20초 동안 수행되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 RTA공정이 2단계에 걸쳐 수행되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 7항에 있어서, 상기 RTA공정의 1단계 어닐링 온도는 600∼700℃ 범위이고, 2단계 어닐링 온도는 900∼1000℃ 범위인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 7 항에 있어서, 상기 RTA공정에 의해 상기 소오스/드레인영역 윗표면쪽의 도판트들이 채널쪽으로 측면확산되는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR930005272A (ko) * | 1991-08-22 | 1993-03-23 | 김광호 | Ldd형 mos 트랜지스터 및 그의 제조방법 |
| KR970008580A (ko) * | 1995-07-21 | 1997-02-24 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| KR19990026126A (ko) * | 1997-09-22 | 1999-04-15 | 윤종용 | 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법 |
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2002
- 2002-07-11 KR KR1020020040387A patent/KR100881387B1/ko not_active IP Right Cessation
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