KR100265050B1 - 모스 전계효과 트랜지스터의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000005669 field effect Effects 0.000 title claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 title description 2
- 150000004706 metal oxides Chemical class 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052731 fluorine Inorganic materials 0.000 abstract description 3
- 239000011737 fluorine Substances 0.000 abstract description 3
- 229910018557 Si O Inorganic materials 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 229910008284 Si—F Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Abstract
본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한 것으로, 특히 N-MOSFET 에서 폴리사이드 게이트 형성시 도프된 폴리실리콘막과 텅스텐실리사이드막 사이에 게이트 이온주입 공정을 실시한 다음 후속공정의 열처리를 실시함으로서 플로린(F) 이온이 게이트산화막내로 확산되어 게이트산화막이 파괴되는 현상을 방지하여 소자의 생산수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor)의 제조방법에 관한 것으로, 특히 폴리사이드 게이트 형성시 도프된 폴리실리콘막과 텅스텐실리사이드막 사이에 게이트 임플란트 공정을 실시하고 후속공정의 열처리를 실시함으로서 게이트산화막이 파괴되는 현상을 방지하는 기술에 관한 것이다.
일반적으로, P 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다.
따라서, 채널의 폭이 감소된 반도체 소자에서는 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하여야 한다.
한편, N-channel MOSFET 에서의 polycide(tungsten silicide/polysilicon 이하, 폴리사이드) 게이트는 폴리실리콘위에 텅스텐 실리사이드를 저압화학증착법으로 증착하는데, 이 과정에서 플로린(F)이온이 게이트산화막으로 확산(diffusion)되면서 Si-O의 결합을 깨뜨리고 Si-F 를 형성하여 게이트산화막의 질(quality)을 저하시키며 이로인해 폴리사이드 게이트를 이용한 N-channel MOSFET 에서 보다 더 낮은 산화막의 절연파괴(breakdown)현상을 갖게된다.
따라서, 폴리사이드 게이트를 이용한 N-channel MOSFET에서 소자의 전기적 특성이 저하시키며 신뢰성을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 N-MOSFET 에서 폴리사이드 게이트전극 형성시 도프된 폴리실리콘막과 텅스텐실리사이드막 사이에 게이트 이온주입 공정을 실시한 다음, 열처리공정을 진행하고 후속공정의 게이트전극 및 저농도 확산영역과 중첩되는 고농도 확산영역을 형성함으로서 플로린(F) 이온이 상기 게이트산화막내로 확산되는 것을 방지하여 소자의 생산수율 및 신뢰성을 향상시키는 모스 전계효과 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명에 따른 모스 전계효과 트랜지스터의 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 필드산화막
14 : 웰영역 16 : 게이트산화막
18 : 도프드 폴리실리콘막 20 : 텅스텐 실리사이드막
22 : 감광막패턴 24 : 게이트전극
26 : 저농도 확산영역 28 : 절연 스페이서
30 : 고농도 확산영역 19 : 게이트 불순물영역
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판 상부에 게이트산화막과 도프드 폴리실리콘막을 순차적으로 형성하는 공정과,
상기 도프드 폴리실리콘막 표면에 게이트 이온주입 공정을 실시하는 공정과,
상기 도프된 폴리실리콘막 상부에 텅스텐실리사이드막을 형성하는 공정과,
상기 텅스텐실리사이드막 상부에 게이트마스크용 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 반도체 기판이 노출될때 까지 식각하여 게이트전극을 형성하는 공정과,
상기 게이트전극 양측의 반도체 기판에 저농도 확산영역을 형성하는 공정과,
상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,
상기 저농도 확산영역과 중첩되는 고농도 확산영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 모스 전계효과 트랜지스터의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f 는 본 발명에 따른 모스 전계효과 트랜지스터의 제조공정도이다.
먼저, 반도체 기판(10)에 소자분리를 위한 필드산화막(12)을 형성한 다음, 전표면에 불순물 이온으로 붕소(B)이온을 주입하여 반도체 기판(10)내에 웰(well)영역(14)을 형성한다.
다음, 상기 반도체 기판(10) 상부에 게이트산화막(16)과 도프드(doped) 폴리실리콘막(18)을 순차적으로 형성한다.
이 때, 상기 게이트산화막(16)은 60 ∼ 100Å 두께로 형성하며, 상기 도프드 폴리실리콘막(18)은 500 ∼ 900Å 두께로 형성한다.(도 1a 참조)
그 다음, 상기 도프드 폴리실리콘막(18) 표면에 게이트 이온주입 공정을 실시한다.
이 때, 상기 게이트 이온주입 공정시 비소(As) 이온을 주입하며, 이온에너지는 10 ∼ 20 keV 이며, 불순물의 이온주입량은 2 × 1015∼ 3 × 1015ions/cm2이다.
여기서, 통상적으로 실시하는 열처리(annealing)공정을 생략하기도 한다.(도 1b 참조)
다음, 상기 도프된 폴리실리콘막(18) 상부에 텅스텐실리사이드(W-silicide)막(20)을 형성한 다음, 열처리 공정을 진행한다.
이 때, 상기 텅스텐 실리사이드막(20)은 700 ∼ 900Å 두께로 형성하며, 열처리공정시 800 ∼ 900℃ 온도에서 10 ∼ 30분간 실시한다.
여기서, 상기 도프된 폴리실리콘막(18)과 텅스텐실리사이드막(20) 사이에 게이트 이온주입 공정을 실시함으로서 플로린(F) 이온이 게이트산화막으로 확산(diffusion)되면서 Si-O의 결합을 깨뜨리고 Si-F 를 형성하여 게이트산화막(16)의 질(quality)을 저하시키는 것을 방지할 수 있다.(도 1c 참조)
그 다음, 상기 텅스텐 실리사이드막(20) 상부에 감광막패턴(22)을 형성한다.(도 1d 참조)
다음, 상기 감광막패턴(22)을 마스크로 반도체 기판(10)이 노출될때 까지 식각하여 텅스텐 실리사이드막(20)패턴과 도프된 폴리실리콘막(18)패턴으로된 게이트전극(24)을 형성한다.
그 다음, 상기 구조의 전표면에 저농도 이온주입 공정을 실시하여 상기 게이트전극(24) 양측의 반도체 기판(10)에 저농도 확산영역(26)을 형성한다.
이 때, 상기 저농도 이온주입 공정시 P 불순물 이온을 주입하며, 이온에너지는 10 ∼ 50 keV 이며, 불순물의 이온주입량은 2 × 1011∼ 3 × 1015ions/cm2이다.(도 1e 참조)
다음, 상기 게이트전극(24) 측벽에 산화막 재질의 절연 스페이서(28)를 형성한다.
이 때, 상기 절연 스페이서(28)는 900 ∼ 1300Å 두께로 형성한다.
그 다음, 상기 구조의 전표면에 고농도 이온주입 공정을 실시하여 상기 저농도 확산영역(26)과 중첩되는 고농도 확산영역(30)을 형성한다.
이 때, 상기 고농도 이온주입 공정시 As 불순물 이온을 주입하며, 이온에너지는 10 ∼ 50 keV 이며, 불순물의 이온주입량은 6 × 1013∼ 6 × 1017ions/cm2이다.(도 1f 참조)
상기한 바와같이 본 발명에 따르면, N-MOSFET 에서 폴리사이드 게이트 형성시 도프된 폴리실리콘막과 텅스텐실리사이드막 사이에 게이트 이온주입 공정을 실시하고 후속공정의 열처리를 실시함으로서 플로린(F) 이온이 상기 게이트산화막내로 확산되어 Si-O의 결합을 깨뜨리고 Si-F 를 형성하여 게이트산화막이 파괴되는 현상을 방지할 수 있어 소자의 생산수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 반도체 기판 상부에 게이트산화막과 도프드 폴리실리콘막을 순차적으로 형성하는 공정과,상기 도프드 폴리실리콘막 표면에 게이트 이온주입 공정을 실시하는 공정과,상기 도프된 폴리실리콘막 상부에 텅스텐실리사이드막을 형성하는 공정과,상기 텅스텐실리사이드막 상부에 게이트마스크용 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 반도체 기판이 노출될때 까지 식각하여 게이트전극을 형성하는 공정과,상기 게이트전극 양측의 반도체 기판에 저농도 확산영역을 형성하는 공정과,상기 게이트전극 측벽에 절연 스페이서를 형성하는 공정과,상기 저농도 확산영역과 중첩되는 고농도 확산영역을 형성하는 공정을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 도프드 폴리실리콘막은 500 ∼ 900Å 두께로 형성된 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 이온주입 공정시 As 이온을 주입하며, 이온에너지는 10 ∼ 20 keV 이며, 불순물의 이온주입량은 2 × 1015∼ 3 × 1015ions/cm2인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막은 700 ∼ 900Å 두께로 형성된 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 텅스텐실리사이드막 형성후 800 ∼ 900℃ 온도에서 10 ∼ 30분간 열처리공정을 추가로 실시하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 저농도 확산영역 형성시 이온주입 공정은 P 이온을 주입하며, 이온에너지는 10 ∼ 50 keV 이며, 불순물의 이온주입량은 2 × 1011∼ 3 × 1015ions/cm2인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 고농도 확산영역 형성시 이온주입 공정은 As 이온을 주입하며, 이온에너지는 10 ∼ 50 keV 이며, 불순물의 이온주입량은 6 × 1013∼ 6 × 1017ions/cm2인 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075705A KR100265050B1 (ko) | 1997-12-27 | 1997-12-27 | 모스 전계효과 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075705A KR100265050B1 (ko) | 1997-12-27 | 1997-12-27 | 모스 전계효과 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990055750A KR19990055750A (ko) | 1999-07-15 |
| KR100265050B1 true KR100265050B1 (ko) | 2000-09-01 |
Family
ID=19529048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970075705A KR100265050B1 (ko) | 1997-12-27 | 1997-12-27 | 모스 전계효과 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100265050B1 (ko) |
-
1997
- 1997-12-27 KR KR1019970075705A patent/KR100265050B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990055750A (ko) | 1999-07-15 |
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