JP2968281B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2968281B2 JP2968281B2 JP14675789A JP14675789A JP2968281B2 JP 2968281 B2 JP2968281 B2 JP 2968281B2 JP 14675789 A JP14675789 A JP 14675789A JP 14675789 A JP14675789 A JP 14675789A JP 2968281 B2 JP2968281 B2 JP 2968281B2
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- Element Separation (AREA)
Description
この発明は、半導体装置の製造方法に関し、特に、半
導体装置を構成する素子領域、例えば、トランジスタや
キャパシタ等が形成される領域を分離するための半導体
装置の製造方法に関するものである。
導体装置を構成する素子領域、例えば、トランジスタや
キャパシタ等が形成される領域を分離するための半導体
装置の製造方法に関するものである。
半導体装置を構成する例えばトランジスタ、キャパシ
タ等の素子の微細化に伴い、それぞれの素子領域を互い
に分離することが困難になってきている。その対策の１
つとして、各素子領域間を酸化膜で分離する方法が採ら
れている。 第３図は各素子領域を酸化膜で分離するためのLOCOS
（Local Oxidation of Silicon）と言われる部分を設け
るようにした従来の半導体装置の製造方法を示す断面側
面図であり、図において、先ず、半導体基板を洗浄した
後、その主面を例えば数百オングストロームの厚さに酸
化する。同図（ａ）は、酸化後の半導体基板１を示し、
１は半導体基板、２は酸化膜である。次に、例えば窒化
膜を数千オングストローム堆積する。同図（ｂ）は、窒
化膜堆積後の半導体基板１を示し、４は素子領域、５は
素子分離領域、８は素子領域４上の窒化膜、10は素子分
離領域５上の窒化膜である。次に、素子分離領域５上の
窒化膜10をエッチングにより除去する。同図（ｃ）は、
窒化膜10を部分的にエッチングした後の半導体基板１を
示す。次に、例えば数千オングストロームの厚さで主面
側を酸化すると、窒化膜10を除去した部分のみ酸化し、
局部酸化シリコン層としてのいわゆるLOCOSが形成され
る。同図（ｄ）はLOCOS形成後の半導体基板１を示し、1
1はLOCOSであり、12は窒化膜８の素子分離領域５側の周
辺部の下にLOCOS11の一部が侵入して形成された酸化膜
で、断面が鳥のくちばしに似ていることから、バーズビ
ーク（Bird′s beak）と呼ばれているものである。以
後、窒化膜８を除去し、素子領域４上に素子、例えばト
ランジスタ等を形成することになる。
タ等の素子の微細化に伴い、それぞれの素子領域を互い
に分離することが困難になってきている。その対策の１
つとして、各素子領域間を酸化膜で分離する方法が採ら
れている。 第３図は各素子領域を酸化膜で分離するためのLOCOS
（Local Oxidation of Silicon）と言われる部分を設け
るようにした従来の半導体装置の製造方法を示す断面側
面図であり、図において、先ず、半導体基板を洗浄した
後、その主面を例えば数百オングストロームの厚さに酸
化する。同図（ａ）は、酸化後の半導体基板１を示し、
１は半導体基板、２は酸化膜である。次に、例えば窒化
膜を数千オングストローム堆積する。同図（ｂ）は、窒
化膜堆積後の半導体基板１を示し、４は素子領域、５は
素子分離領域、８は素子領域４上の窒化膜、10は素子分
離領域５上の窒化膜である。次に、素子分離領域５上の
窒化膜10をエッチングにより除去する。同図（ｃ）は、
窒化膜10を部分的にエッチングした後の半導体基板１を
示す。次に、例えば数千オングストロームの厚さで主面
側を酸化すると、窒化膜10を除去した部分のみ酸化し、
局部酸化シリコン層としてのいわゆるLOCOSが形成され
る。同図（ｄ）はLOCOS形成後の半導体基板１を示し、1
1はLOCOSであり、12は窒化膜８の素子分離領域５側の周
辺部の下にLOCOS11の一部が侵入して形成された酸化膜
で、断面が鳥のくちばしに似ていることから、バーズビ
ーク（Bird′s beak）と呼ばれているものである。以
後、窒化膜８を除去し、素子領域４上に素子、例えばト
ランジスタ等を形成することになる。
従来の半導体装置の製造方法は以上のように行われて
いるので、第３図（ｄ）に示すように、素子領域４上の
窒化膜８の下にバーズビーク12が形成されるため、素子
領域４が設計した大きさよりも小さくなり、このため例
えばトランジスタを形成する場合、チャネル幅が小さく
なり、これに伴って、しきい値電圧が上昇する、いわゆ
る狭チャネル硬化等の課題があった。 この発明は上記のような課題を解消するためになされ
たもので、半導体装置の微細化により困難になっている
設計基準を満たす素子領域を確保しつつ、各素子領域間
の分離を容易に実現することのできる半導体装置の製造
方法を提供することを目的としている。
いるので、第３図（ｄ）に示すように、素子領域４上の
窒化膜８の下にバーズビーク12が形成されるため、素子
領域４が設計した大きさよりも小さくなり、このため例
えばトランジスタを形成する場合、チャネル幅が小さく
なり、これに伴って、しきい値電圧が上昇する、いわゆ
る狭チャネル硬化等の課題があった。 この発明は上記のような課題を解消するためになされ
たもので、半導体装置の微細化により困難になっている
設計基準を満たす素子領域を確保しつつ、各素子領域間
の分離を容易に実現することのできる半導体装置の製造
方法を提供することを目的としている。
請求項１記載の発明に係る半導体装置の製造方法は、
半導体基板における素子領域と素子分離領域とが接する
側の素子領域の周辺領域上の酸化膜をエッチングして、
この周辺領域内に窒素イオンを注入し、熱処理すること
により半導体基板の内部に窒化物を形成する工程を設け
たものである。 請求項２記載の発明に係る半導体装置の製造方法は、
半導体基板の内部に形成する窒化物が半導体基板の表面
に達していないようにしたものである。
半導体基板における素子領域と素子分離領域とが接する
側の素子領域の周辺領域上の酸化膜をエッチングして、
この周辺領域内に窒素イオンを注入し、熱処理すること
により半導体基板の内部に窒化物を形成する工程を設け
たものである。 請求項２記載の発明に係る半導体装置の製造方法は、
半導体基板の内部に形成する窒化物が半導体基板の表面
に達していないようにしたものである。
請求項１及び２記載の発明における上記窒化物は、バ
ーズビークストッパとして作用しLOCOS形成時に、バー
ズビークが素子領域上の窒化膜の下に形成されるのを防
ぎ、素子領域がバーズビークのために縮小されることが
ない。
ーズビークストッパとして作用しLOCOS形成時に、バー
ズビークが素子領域上の窒化膜の下に形成されるのを防
ぎ、素子領域がバーズビークのために縮小されることが
ない。
以下、この発明の一実施例を図について説明する。第
１図においては第３図と対応する部分には同一符号を付
してある。 第１図において、先ず半導体基板１を洗浄した後、そ
の主面を例えば数百オングストロームの厚さに酸化し
て、同図（ａ）に示すように酸化膜２を形成する（酸化
工程）。次に酸化膜２上にレジストを塗布した後、素子
領域４の素子分離領域５と接する側の周辺領域６上のレ
ジストを露光及び現像して除去する（リソグラフィ工
程）。同図（ｂ）はレジスト除去後の半導体基板１を示
し、６は上記周辺領域、３は周辺領域６上のみ除去され
たレジストである。 次に、レジスト３をマスクとして、エッチングによ
り、周辺領域６上の酸化膜を除去する（エッチング工
程）。同図（ｃ）は、周辺領域６上の酸化膜を除去した
後の半導体基板１を示す。 次に、半導体基板１の主面側から周辺領域６内に窒素
イオンを注入する。同図（ｄ）は窒素イオンを注入する
様子を示し、７は周辺領域６内の点線で示す部分に注入
される窒素イオンを示す。 次に、レジスト３を除去し、半導体基板１上の全面
に、例えば数千オングストロームの厚さに窒化膜8,10を
堆積する（窒化膜形成工程）。このとき、同時に周辺領
域６内に注入した窒素イオン７は、熱処理により半導体
と反応して窒化シリコン等の窒化物になる（窒化物形成
工程）。同図（ｅ）は、窒化膜8,10の堆積後の半導体基
板１を示し、９は上記窒化物である。次に、素子分離領
域５上の窒化膜10をエッチングにより除去する（分離工
程）。同図（ｆ）は、窒化膜10をエッチングした後の半
導体基板１を示す。次に、例えば数千オングストローム
の厚さで酸化すると、窒化膜10を除去した部分のみ酸化
し、局部酸化シリコン層としてのいわゆるLOCOS11が形
成される（局部酸化工程）。同図（ｇ）は、LOCOS11形
成後の半導体基板１を示す。図において、窒化物９が周
辺領域６に、素子領域４上の窒化膜８と接続して存在す
るため、前述した第３図のバーズビーク12が素子領域４
内に侵入せず、素子領域４が縮小されることを防いでい
る。即ち、この窒化物９はバーズビークストッパとして
作用する。 第２図は、この発明の他の実施例を示すもので、最初
に窒素イオン７を周辺領域６に注入し（この場合、酸化
膜をエッチングする必要はない）、酸化膜２を形成する
と同時に周辺領域６内の半導体基板１の内部に窒化物を
形成するようにしたものである。このバーズビークスト
ッパとしての窒化物９は、素子領域４上の窒化膜８とは
接続していない。即ち、窒化物９が半導体基板１の表面
に達していない。 図において、（ａ）は半導体基板１上にレジスト３を
塗布し、周辺領域６に窒素イオン７を注入する様子を示
しており、（ｂ）は酸化膜２を形成すると同時に窒化物
９が形成されている状態を示す断面図である。また、
（ｃ），（ｄ），（ｅ）はそれぞれ第１図（ｅ），
（ｆ），（ｇ）に対応する工程を示す図である。 図２に示すこの実施例においても、周辺領域６の上下
に形成された窒化膜８及び窒化物９により、バーズビー
クが素子領域４内に侵入することを防ぐことができる。
また、図１に示した実施例では、窒化物９が半導体基板
１の表面に達しているので、応力が全て窒化物９にかか
り、この窒化物９にかかる応力が大きくなることによ
り、欠陥が発生し、リーク電流が大きい素子分離構造に
なるおそれがあるが、図２に示した実施例では、応力が
窒化物９の上の酸化膜２により緩和され、窒化物９付近
の応力が緩和されるため、欠陥が少なく、リーク電流が
少ない素子分離構造にすることができる。
１図においては第３図と対応する部分には同一符号を付
してある。 第１図において、先ず半導体基板１を洗浄した後、そ
の主面を例えば数百オングストロームの厚さに酸化し
て、同図（ａ）に示すように酸化膜２を形成する（酸化
工程）。次に酸化膜２上にレジストを塗布した後、素子
領域４の素子分離領域５と接する側の周辺領域６上のレ
ジストを露光及び現像して除去する（リソグラフィ工
程）。同図（ｂ）はレジスト除去後の半導体基板１を示
し、６は上記周辺領域、３は周辺領域６上のみ除去され
たレジストである。 次に、レジスト３をマスクとして、エッチングによ
り、周辺領域６上の酸化膜を除去する（エッチング工
程）。同図（ｃ）は、周辺領域６上の酸化膜を除去した
後の半導体基板１を示す。 次に、半導体基板１の主面側から周辺領域６内に窒素
イオンを注入する。同図（ｄ）は窒素イオンを注入する
様子を示し、７は周辺領域６内の点線で示す部分に注入
される窒素イオンを示す。 次に、レジスト３を除去し、半導体基板１上の全面
に、例えば数千オングストロームの厚さに窒化膜8,10を
堆積する（窒化膜形成工程）。このとき、同時に周辺領
域６内に注入した窒素イオン７は、熱処理により半導体
と反応して窒化シリコン等の窒化物になる（窒化物形成
工程）。同図（ｅ）は、窒化膜8,10の堆積後の半導体基
板１を示し、９は上記窒化物である。次に、素子分離領
域５上の窒化膜10をエッチングにより除去する（分離工
程）。同図（ｆ）は、窒化膜10をエッチングした後の半
導体基板１を示す。次に、例えば数千オングストローム
の厚さで酸化すると、窒化膜10を除去した部分のみ酸化
し、局部酸化シリコン層としてのいわゆるLOCOS11が形
成される（局部酸化工程）。同図（ｇ）は、LOCOS11形
成後の半導体基板１を示す。図において、窒化物９が周
辺領域６に、素子領域４上の窒化膜８と接続して存在す
るため、前述した第３図のバーズビーク12が素子領域４
内に侵入せず、素子領域４が縮小されることを防いでい
る。即ち、この窒化物９はバーズビークストッパとして
作用する。 第２図は、この発明の他の実施例を示すもので、最初
に窒素イオン７を周辺領域６に注入し（この場合、酸化
膜をエッチングする必要はない）、酸化膜２を形成する
と同時に周辺領域６内の半導体基板１の内部に窒化物を
形成するようにしたものである。このバーズビークスト
ッパとしての窒化物９は、素子領域４上の窒化膜８とは
接続していない。即ち、窒化物９が半導体基板１の表面
に達していない。 図において、（ａ）は半導体基板１上にレジスト３を
塗布し、周辺領域６に窒素イオン７を注入する様子を示
しており、（ｂ）は酸化膜２を形成すると同時に窒化物
９が形成されている状態を示す断面図である。また、
（ｃ），（ｄ），（ｅ）はそれぞれ第１図（ｅ），
（ｆ），（ｇ）に対応する工程を示す図である。 図２に示すこの実施例においても、周辺領域６の上下
に形成された窒化膜８及び窒化物９により、バーズビー
クが素子領域４内に侵入することを防ぐことができる。
また、図１に示した実施例では、窒化物９が半導体基板
１の表面に達しているので、応力が全て窒化物９にかか
り、この窒化物９にかかる応力が大きくなることによ
り、欠陥が発生し、リーク電流が大きい素子分離構造に
なるおそれがあるが、図２に示した実施例では、応力が
窒化物９の上の酸化膜２により緩和され、窒化物９付近
の応力が緩和されるため、欠陥が少なく、リーク電流が
少ない素子分離構造にすることができる。
以上のように、請求項１記載の発明によれば、半導体
基板における素子領域と素子分離領域とが接する側の素
子領域の周辺領域内にバーズビークストッパとしての窒
化物を形成するように構成したので、LOCOSの形成時、
バーズビークの素子領域への侵入を防ぐことができ、こ
れによって、広い素子領域を互いに分離絶縁することが
できる効果が得られる。また、酸化膜にレジストを塗布
したのち、この半導体基板における素子領域と素子分離
領域とが接する側の素子領域の周辺領域上のレジストを
露光及び現像して除去（パターニング）することによ
り、周辺領域上の酸化膜を除去するように構成したの
で、周辺領域上の開口面積を設計通りに維持でき、ウェ
ハ面内の均一性がよいという効果が得られる。 請求項２記載の発明によれば、半導体基板の内部に形
成する窒化膜が半導体基板の表面に達しないように構成
したので、周辺領域の上下に形成された窒化膜及び窒化
物により、バーズビークが素子領域内に侵入することを
防ぐことができる。また、応力が窒化物の上の酸化膜に
より緩和され、窒化物付近の応力が緩和されるため、欠
陥が少なく、リーク電流が少ない素子分離構造にするこ
とができる。
基板における素子領域と素子分離領域とが接する側の素
子領域の周辺領域内にバーズビークストッパとしての窒
化物を形成するように構成したので、LOCOSの形成時、
バーズビークの素子領域への侵入を防ぐことができ、こ
れによって、広い素子領域を互いに分離絶縁することが
できる効果が得られる。また、酸化膜にレジストを塗布
したのち、この半導体基板における素子領域と素子分離
領域とが接する側の素子領域の周辺領域上のレジストを
露光及び現像して除去（パターニング）することによ
り、周辺領域上の酸化膜を除去するように構成したの
で、周辺領域上の開口面積を設計通りに維持でき、ウェ
ハ面内の均一性がよいという効果が得られる。 請求項２記載の発明によれば、半導体基板の内部に形
成する窒化膜が半導体基板の表面に達しないように構成
したので、周辺領域の上下に形成された窒化膜及び窒化
物により、バーズビークが素子領域内に侵入することを
防ぐことができる。また、応力が窒化物の上の酸化膜に
より緩和され、窒化物付近の応力が緩和されるため、欠
陥が少なく、リーク電流が少ない素子分離構造にするこ
とができる。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面側面図、第２図はこの発明の他の実施例に
よる半導体装置の製造方法を示す断面側面図、第３図は
従来の半導体装置の製造方法を示す断面側面図である。 １は半導体基板、２は酸化膜、３はレジスト、４は素子
領域、５は素子分離領域、６は周辺領域、７は窒素イオ
ン、８は素子領域上の窒化膜、９は窒化物、10は素子分
離領域上の窒化膜、11はLOCOS。 なお、図中、同一符号は同一、又は相当部分を示す。
法を示す断面側面図、第２図はこの発明の他の実施例に
よる半導体装置の製造方法を示す断面側面図、第３図は
従来の半導体装置の製造方法を示す断面側面図である。 １は半導体基板、２は酸化膜、３はレジスト、４は素子
領域、５は素子分離領域、６は周辺領域、７は窒素イオ
ン、８は素子領域上の窒化膜、９は窒化物、10は素子分
離領域上の窒化膜、11はLOCOS。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板の主面に酸化膜を形成する酸化
工程と、 上記酸化膜上にレジストを塗布したのち、上記半導体基
板における素子領域と素子分離領域とが接する側の素子
領域の周辺領域上の上記レジストを露光及び現像して除
去するリソグラフィ工程と、 上記レジストをマスクとして上記周辺領域上の上記酸化
膜をエッチングするエッチング工程と、 上記半導体基板の上記主面側から上記半導体基板の上記
周辺領域内に窒素イオンを注入し、熱処理することによ
り、上記半導体基板の内部に窒化物を形成する窒化物形
成工程と、 上記窒化物が形成された上記半導体基板上の全面を覆う
窒化膜を形成する窒化膜形成工程と、 上記半導体基板の上記素子分離領域上に形成された窒化
膜を除去する分離工程と、 上記半導体基板の上記窒化膜が除去された部分を酸化し
て局部酸化シリコン層を形成する局部酸化工程と を備えた半導体装置の製造方法。 - 【請求項２】窒化物形成工程において、半導体基板の内
部に形成する窒化物が半導体基板の表面に達していない
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14675789A JP2968281B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14675789A JP2968281B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312930A JPH0312930A (ja) | 1991-01-21 |
| JP2968281B2 true JP2968281B2 (ja) | 1999-10-25 |
Family
ID=15414887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14675789A Expired - Lifetime JP2968281B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2968281B2 (ja) |
-
1989
- 1989-06-12 JP JP14675789A patent/JP2968281B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312930A (ja) | 1991-01-21 |
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