JPH0513455A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0513455A JPH0513455A JP16467491A JP16467491A JPH0513455A JP H0513455 A JPH0513455 A JP H0513455A JP 16467491 A JP16467491 A JP 16467491A JP 16467491 A JP16467491 A JP 16467491A JP H0513455 A JPH0513455 A JP H0513455A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- gate electrode
- resist pattern
- drain region
- angle
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ゲート電極のゲート長がサブハー
フミクロン以下である半導体装置の製造方法を提供する
ことを目的とする。 【構成】 半導体基板（１）の表面に、チャネル層
（２）を形成する第１の工程と、全面にレジスト材を堆
積した後レジスト材を選択的に除去してチャネル層
（２）上にレジストパターン（３）を形成し、レジスト
パターン（３）をマスクとして斜め方向よりイオン注入
し、ソース領域（４）・ドレイン領域（５）を自己整合
的に形成する第２の工程と、全面にゲート電極用金属
（６）を被着し、イオン注入よりも浅い角度で斜め方向
よりエッチングして表面を露出させる第３の工程と、レ
ジストパターン（３）を除去してゲート電極（６１）を
形成する第４の工程とを含む。上述の工程によって、サ
ブハーフミクロン以下のゲート長を有するゲート電極を
容易に形成することができる。
フミクロン以下である半導体装置の製造方法を提供する
ことを目的とする。 【構成】 半導体基板（１）の表面に、チャネル層
（２）を形成する第１の工程と、全面にレジスト材を堆
積した後レジスト材を選択的に除去してチャネル層
（２）上にレジストパターン（３）を形成し、レジスト
パターン（３）をマスクとして斜め方向よりイオン注入
し、ソース領域（４）・ドレイン領域（５）を自己整合
的に形成する第２の工程と、全面にゲート電極用金属
（６）を被着し、イオン注入よりも浅い角度で斜め方向
よりエッチングして表面を露出させる第３の工程と、レ
ジストパターン（３）を除去してゲート電極（６１）を
形成する第４の工程とを含む。上述の工程によって、サ
ブハーフミクロン以下のゲート長を有するゲート電極を
容易に形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法、特にゲート電極の形成方
法に関するものである。
（ＭＥＳＦＥＴ）の製造方法、特にゲート電極の形成方
法に関するものである。
【０００２】
【従来の技術】従来、ＭＥＳＦＥＴ、特にＧａＡｓを用
いたＭＥＳＦＥＴでは、サブハーフミクロン以下（０．
５μｍ以下）のゲート長を形成するために電子ビーム露
光装置（ＥＢ露光装置）を用いてパターンニングを行っ
ていた。
いたＭＥＳＦＥＴでは、サブハーフミクロン以下（０．
５μｍ以下）のゲート長を形成するために電子ビーム露
光装置（ＥＢ露光装置）を用いてパターンニングを行っ
ていた。
【０００３】
【発明が解決しようとする課題】従来のこのＥＢ露光装
置は、非常に高価な装置であり、また、ウエハ上のチッ
プ数だけ同じ図形を繰り返し描画しなければならず、ス
ループットも悪いという問題があった。
置は、非常に高価な装置であり、また、ウエハ上のチッ
プ数だけ同じ図形を繰り返し描画しなければならず、ス
ループットも悪いという問題があった。
【０００４】そこで本発明は、上記の問題点を解決した
半導体装置の製造方法を提供することを目的とする。
半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の表面にチャネル層を形成し
た後、半導体基板の全面にレジスト材を塗布し、フォト
マスクを用い選択的に除去してレジストパターンを形成
する第１の工程と、半導体基板の表面に対向しかつ半導
体基板のドレイン領域形成側に傾斜する方向から、レジ
ストパターンをマスクとして不純物のイオンを注入し、
ソース領域・ドレイン領域を形成する第２の工程と、全
面にゲート電極用金属を被着した後、半導体基板のドレ
イン領域側に傾斜する方向から、半導体基板の表面が露
出するまでゲート電極用金属をエッチバックし、ソース
領域とゲート電極用金属との間に所定の距離を設ける第
３の工程と、レジストパターンを除去した後、全面に新
たなレジスト材を塗布してパターンニングし、ゲート電
極用金属の不要部分を除去してゲート電極を形成する第
４の工程とを有することを特徴とする。
の製造方法は、半導体基板の表面にチャネル層を形成し
た後、半導体基板の全面にレジスト材を塗布し、フォト
マスクを用い選択的に除去してレジストパターンを形成
する第１の工程と、半導体基板の表面に対向しかつ半導
体基板のドレイン領域形成側に傾斜する方向から、レジ
ストパターンをマスクとして不純物のイオンを注入し、
ソース領域・ドレイン領域を形成する第２の工程と、全
面にゲート電極用金属を被着した後、半導体基板のドレ
イン領域側に傾斜する方向から、半導体基板の表面が露
出するまでゲート電極用金属をエッチバックし、ソース
領域とゲート電極用金属との間に所定の距離を設ける第
３の工程と、レジストパターンを除去した後、全面に新
たなレジスト材を塗布してパターンニングし、ゲート電
極用金属の不要部分を除去してゲート電極を形成する第
４の工程とを有することを特徴とする。
【０００６】なお、前述の第３の工程は、半導体基板の
ドレイン領域側に傾斜する方向の半導体基板の法線方向
に対する角度が、第２の工程での、半導体基板のドレイ
ン領域形成側に傾斜する方向の半導体基板の法線方向に
対する角度よりも小さいことが望ましい。
ドレイン領域側に傾斜する方向の半導体基板の法線方向
に対する角度が、第２の工程での、半導体基板のドレイ
ン領域形成側に傾斜する方向の半導体基板の法線方向に
対する角度よりも小さいことが望ましい。
【０００７】
【作用】本発明によれば、フォトリソグラフィにより形
成されたレジストパターンをマスクとしてドレイン領域
形成側に傾斜した方向からイオン注入し、ソース領域・
ドレイン領域を形成する。さらにそのレジストパターン
を利用して、ドレイン領域側に傾斜した方向から半導体
基板に被着したゲート電極用金属をエッチバックしてゲ
ート電極を形成する。このため、ゲート電極を形成する
際に高価なＥＢ露光装置を用いて微細パターンを形成す
る必要がない。
成されたレジストパターンをマスクとしてドレイン領域
形成側に傾斜した方向からイオン注入し、ソース領域・
ドレイン領域を形成する。さらにそのレジストパターン
を利用して、ドレイン領域側に傾斜した方向から半導体
基板に被着したゲート電極用金属をエッチバックしてゲ
ート電極を形成する。このため、ゲート電極を形成する
際に高価なＥＢ露光装置を用いて微細パターンを形成す
る必要がない。
【０００８】さらに、ゲート電極用金属をエッチバック
する際の半導体基板の法線方向に対する角度は、ソース
領域・ドレイン領域を形成する際のイオン注入角度より
も小さい。このため、ソース領域から所定の距離だけ離
れ、かつ短いゲート長を有するゲート電極を、容易に形
成することができる。
する際の半導体基板の法線方向に対する角度は、ソース
領域・ドレイン領域を形成する際のイオン注入角度より
も小さい。このため、ソース領域から所定の距離だけ離
れ、かつ短いゲート長を有するゲート電極を、容易に形
成することができる。
【０００９】
【実施例】以下、図１及び図２を用いて本発明の実施例
について説明する。
について説明する。
【００１０】まず、半導体基板１の表面に、イオン注入
あるいは結晶成長等によってチャネル層２を形成する。
その後、全面にレジスト材を塗布した後フォトリソグラ
フィによって選択的に除去し、チャネル層２上にレジス
トパターン３を形成する。次に、そのレジストパターン
３をマスクとして、半導体基板１の法線方向から半導体
基板１のドレイン領域形成側に角度θａ傾いた方向より
不純物のイオンを注入し、ｎ+ 型であるソース領域４及
びドレイン領域５を形成する （図１（ａ）図示）。
あるいは結晶成長等によってチャネル層２を形成する。
その後、全面にレジスト材を塗布した後フォトリソグラ
フィによって選択的に除去し、チャネル層２上にレジス
トパターン３を形成する。次に、そのレジストパターン
３をマスクとして、半導体基板１の法線方向から半導体
基板１のドレイン領域形成側に角度θａ傾いた方向より
不純物のイオンを注入し、ｎ+ 型であるソース領域４及
びドレイン領域５を形成する （図１（ａ）図示）。
【００１１】さらに、その全面にゲート電極用金属６を
蒸着法あるいはスパッタ法により被着する（同図（ｂ）
図示）。
蒸着法あるいはスパッタ法により被着する（同図（ｂ）
図示）。
【００１２】次に、半導体基板１の法線方向より角度θ
ｃ傾いた方向から、反応性イオンエッチング法（ＲＩＥ
法）を用いて半導体基板１の表面が露出するまでゲート
電極用金属６を除去する。この時の角度θｃは、一般的
には前述のイオン注入時の角度θａよりも小さくするこ
とが必要である。角度θｃをθａよりも小さくすること
により、ゲート電極用金属６とソース領域４との間に所
定の距離を設けることができる。ただし、エッチングの
異方性の程度が低いときには、角度θａとθｃが同程度
であっても、ゲート電極用金属６とソース領域４の間に
所定の距離を設けることができる。ゲート電極用金属６
の除去は、異方性のある手法であればよく、例えばイオ
ンミリングによって行ってもよい（図１（ｃ）図示）。
ｃ傾いた方向から、反応性イオンエッチング法（ＲＩＥ
法）を用いて半導体基板１の表面が露出するまでゲート
電極用金属６を除去する。この時の角度θｃは、一般的
には前述のイオン注入時の角度θａよりも小さくするこ
とが必要である。角度θｃをθａよりも小さくすること
により、ゲート電極用金属６とソース領域４との間に所
定の距離を設けることができる。ただし、エッチングの
異方性の程度が低いときには、角度θａとθｃが同程度
であっても、ゲート電極用金属６とソース領域４の間に
所定の距離を設けることができる。ゲート電極用金属６
の除去は、異方性のある手法であればよく、例えばイオ
ンミリングによって行ってもよい（図１（ｃ）図示）。
【００１３】次に、レジストパターン３を除去し（同図
（ｄ）図示）、新たに全面にレジスト材７を塗布し、フ
ォトリソグラフィの技術を用いてレジスト材７をパター
ンニングする（図２（ａ）図示）。
（ｄ）図示）、新たに全面にレジスト材７を塗布し、フ
ォトリソグラフィの技術を用いてレジスト材７をパター
ンニングする（図２（ａ）図示）。
【００１４】その後パターンニングされたレジスト材７
をマスクとして不要なゲート電極用金属６をエッチング
し、その後レジスト材７を除去する（同図（ｂ）図
示）。
をマスクとして不要なゲート電極用金属６をエッチング
し、その後レジスト材７を除去する（同図（ｂ）図
示）。
【００１５】次に、ソース領域４、ドレイン領域５上に
オーミック電極８をそれぞれ形成する（同図（ｃ）図
示）。
オーミック電極８をそれぞれ形成する（同図（ｃ）図
示）。
【００１６】これまで述べてきた製造方法を用いること
によって、ＥＢ露光のようにウエハ上に直接微細パター
ンを描画することなく光学露光のみで、ゲート長０．５
μｍ以下のゲート電極６１を容易に形成することができ
る。
によって、ＥＢ露光のようにウエハ上に直接微細パター
ンを描画することなく光学露光のみで、ゲート長０．５
μｍ以下のゲート電極６１を容易に形成することができ
る。
【００１７】なお、上記のゲート長をＬｇとし、レジス
トパターンの厚さをＤとすると、ＬｇとＤの関係はＬｇ
＝Ｄ・ｔａｎθｃとなるため、ゲート長を任意に設定す
ることが可能である。
トパターンの厚さをＤとすると、ＬｇとＤの関係はＬｇ
＝Ｄ・ｔａｎθｃとなるため、ゲート長を任意に設定す
ることが可能である。
【００１８】
【発明の効果】以上説明したように本発明の製造方法に
よれば、高価なＥＢ露光装置を用いることなく、０．５
μｍ以下のゲート長であるゲート電極を有するＦＥＴを
容易に形成できるとともに、スループットも向上させる
ことができる。
よれば、高価なＥＢ露光装置を用いることなく、０．５
μｍ以下のゲート長であるゲート電極を有するＦＥＴを
容易に形成できるとともに、スループットも向上させる
ことができる。
【００１９】さらに、ソース領域から所定の距離だけ離
れ、かつ０．５μｍ以下の短いゲート長を有するゲート
電極を形成できることから、高周波特性の良好なＦＥＴ
を容易に得ることができる。
れ、かつ０．５μｍ以下の短いゲート長を有するゲート
電極を形成できることから、高周波特性の良好なＦＥＴ
を容易に得ることができる。
【図１】本発明の実施例に係る半導体装置の製造方法を
示す図である。
示す図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
示す図である。
示す図である。
１…半導体基板
２…チャネル層
３…レジストパターン
４…ソース領域
５…ドレイン領域
６…ゲート電極用金属
６１…ゲート電極
７…レジスト材
８…オーミック電極
Claims (2)
- 【請求項１】 半導体基板の表面にチャネル層を形成し
た後、当該半導体基板の全面にレジスト材を塗布し、フ
ォトマスクを用い選択的に除去してレジストパターンを
形成する第１の工程と、 前記半導体基板の表面に対向し、かつ当該半導体基板の
ドレイン領域形成側に傾斜する方向から、前記レジスト
パターンをマスクとして不純物のイオンを注入し、ソー
ス領域・ドレイン領域を形成する第２の工程と、 全面にゲート電極用金属を被着した後、前記半導体基板
のドレイン領域側に傾斜する方向から、前記半導体基板
の表面が露出するまで当該ゲート電極用金属をエッチバ
ックし、前記ソース領域とゲート電極用金属との間に所
定の距離を設ける第３の工程と、 前記レジストパターンを除去した後、全面に新たなレジ
スト材を塗布してパターンニングし、前記ゲート電極用
金属の不要部分を除去してゲート電極を形成する第４の
工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第３の工程は、前記半導体基板のド
レイン領域側に傾斜する方向の当該半導体基板の法線方
向に対する角度が、前記第２の工程での、半導体基板の
ドレイン領域形成側に傾斜する方向の当該半導体基板の
法線方向に対する角度よりも小さいことを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16467491A JPH0513455A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16467491A JPH0513455A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513455A true JPH0513455A (ja) | 1993-01-22 |
Family
ID=15797687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16467491A Pending JPH0513455A (ja) | 1991-07-04 | 1991-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513455A (ja) |
-
1991
- 1991-07-04 JP JP16467491A patent/JPH0513455A/ja active Pending
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