KR100223021B1 - 티-형 게이트 제조 방법 - Google Patents
티-형 게이트 제조 방법 Download PDFInfo
- Publication number
- KR100223021B1 KR100223021B1 KR1019960033694A KR19960033694A KR100223021B1 KR 100223021 B1 KR100223021 B1 KR 100223021B1 KR 1019960033694 A KR1019960033694 A KR 1019960033694A KR 19960033694 A KR19960033694 A KR 19960033694A KR 100223021 B1 KR100223021 B1 KR 100223021B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- silicon nitride
- type gate
- gallium arsenide
- nitride film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 14
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 230000008021 deposition Effects 0.000 abstract description 2
- 238000001312 dry etching Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 T형 게이트 제조 방법에 관한 것으로, 스탭퍼를 사용하여 실리콘 나이트라이드의 증착 및 건식 식각에 의하여 게이트길이가 짧은 T-형 게이트를 제조하므로서, 게이트 길이가 짧게 형성되면서도 게이트 저항이 증가하지 않아 소자의 이득 및 잡음 특성이 나빠지지 않고, 일반 스탭퍼의 패턴 해결(Resolution)의 한계인 0.5보다 훨씬 작은 0.1-0.2
Description
본 발명은 T-형 게이트 제조 방법에 관한 것으로, 특히 게이트 길이를 짧게 형성하면서도 게이트 저항이 증가하지 않아 소자의 이득 및 잡음 특성이 나빠지지 않는 T-형 게이트 제조 방법에 관한 것이다.
고주파 특성이 우수한 증폭기용 GaAs MESFET을 제작하기 위하여는 게이트 길이를 축소해야 한다. 그러나 게이트 길이가 짧아지게 됨에 따라 게이트 저항이 증가하게 되며, 이는 소자의 이득 또는 잡음 특성을 떨어지게 한다. 이를 방지하기 위하여 게이트의 아래 부분은 작으면서 윗부분은 큰 T-형 게이트를 형성한다. 게이트 길이를 축소하기 위하여는 X-선 또는 전자선 등 파장이 짧은 광원을 사용하여 게이트 패턴을 형성하는 방법과 일반 광원을 사용하면서 위상 반전 마스크(Phase Shift Mask) 등 빛의 위상을 조절하여 게이트 길이가 짧은 T-형 게이트를 제조하는 방법이 사용되고 있다. 이중 전자선을 광원으로 사용하는 방법은 공정이 복잡하며 생산성이 저하되는 단점이 있고 X-선에 의한 리소그래피도 아직 실용화 단계에 이르지 못하고 있다. 한편 스탭퍼를 이용할 경우 게이트 길이는 약 0.5정도가 한계이며 위상 반전 마스크(Phase Shift Mask)를 사용할 경우에도 0.25의 패턴 형성이 한계이다.
따라서, 본 발명은 고주파 특성이 우수한 GaAs MESFET를 제작하기 위해 게이트 길이가 짧은 T-형 게이트 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 기판 상부에 갈륨비소 채널층을 형성하는 단계와, 상기 갈륨비소 채널층 상부의 선택된 영역에 오옴익층을 형성하는 단계와, 전체 구조 상부에 제1실리콘 나이트라이드막을 증착하는 단계와, 상기 제1실리콘 나이트라이드막의 선택된 부분을 식각하여 상기 갈륨비소 채널층의 일부를 노출시키는 단계와, 전체 구조 상부에 제2 실리콘 나이트라이드막을 증착하는 단계와, 상기 갈륨비소 채널층의 일부가 노출되도록 상기 제2 실리콘 나이트라이드막을 에치 백하는 단계와, 전체 구조 상부에 형상 반전 레지스트를 도포한 후 일부분을 식각하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴에 게이트 금속을 증착한 후 패터닝하고 상기 게이트 패턴을 제거하는 단계로 이루어진 것을 특징으로 한다.
제1(a)도 내지 제1(h)도는 본 발명에 따른 T-형 게이트 제조 방법을 순서적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 갈륨비소 기판 2 : 갈륨비소 채널층
3 : Ohmic 층 4 : 제1실리콘 나이트라이드막
5 : 포토레지스트 6 : 제2실리콘 나이트라이드막
7 : 형상반전 레지스트 8 : T-형 게이트
본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1(a)도 내지 제1(h)도는 본 발명에 따른 T-형 게이트 제조 방법을 순서적으로 도시한 단면도이다.
제1(a)도에 도시된 바와 같이, 갈륨비소 기판(1) 상부에 갈륨비소 채널층(2)을 형성한다. 갈륨비소 채널층(2) 상부의 선택된 영역에 소오스 및 드레인 패드를 형성하기 위하여 오옴익(Ohmic) 금속을 증착하고 열처리하여 오옴익층(3)을 형성한다.
제1(b)도는 전체 구조 상부에 PECVD 장비를 이용하여 제1실리콘 나이트라이드막(4)을 형성한 단면도이다.
제1(c)도는 전체 구조 상부에 포토레지스트(5)를 형성한 후 게이트가 형성될 부분의 제1실리콘 나이트라이드막(4)이 노출되도록 패터닝한 상태의 단면도이다.
제1(d)도는 패터닝된 포토레지스트(5)를 마스크로 MERIE(Microwave Enhanced Reactive Ion Etcher)장비를 이용하여 제1실리콘 나이트라이드막(4)을 방향성있게 식각한 상태의 단면도이다.
제1(e)도는 포토레지스트(5)를 제거한 후 PECVD(Plasma Enhanced Chemical Vapor Deposition)장비를 이용하여 제2실리콘 나이트라이드막(6)을 균일한 두께로 증착한 상태의 단면도이다.
제1(f)도는 제2실리콘 나이트라이드막(6)을 MERIE 장비를 이용하여 방향성 있게 식각하여 제1실리콘 나이트라이드막(4)의 굴곡 부분에만 제2실리콘 나이트라이드막(6)을 잔류시킨 상태의 단면도이다. 이때 게이트 길이는 제2실리콘 나이트라이드막(6)이 열린 부분으로 정의될 수 있는데 제1(f)도에서 보는 바와 같이 제1(d)도에서 스텝퍼에 의하여 정의된 게이트 길이보다 작아진다. 이는 PECVD 장비에 의한 실리콘 나이트라이드의 증착은 등방향성이나, MERIE 장비에 의한 실리콘 나이트라이드의 식각은 자기장이 걸리는 방향(웨이퍼면에 대하여 수직 방향)으로 진행되기 때문이다.
제1(g)도는 T-형 게이트를 형성하기 위하여 형상 반전 레지스트(7)를 형성한 후 패터닝하여 게이트 길이가 큰 게이트 패턴을 형성한 상태의 단면도이다.
제1(h)도는 게이트 리쎄스 에칭을 수행하고 게이트 금속을 증착하여 게이트 길이가 짧은 T-형 게이트(8)를 형성한 상태의 단면도이다. 이때, T-형 게이트(8)의 형상은 형상 반전 레지스트(7)의 패턴 형태에 따라 변화된다.
본 발명에 의한 T-형 게이트는 보통의 게이트 공정에 비하여 마스크 1장만을 추가로 사용함에 의하여 T-형 게이트를 형성할 뿐 아니라, 게이트 길이를 줄일수 있는 장점을 지니고 있다. 보통의 스텝퍼의 성능은 광원의 파장에 의하여 정해지는데 i-line 광원을 사용하는 경우 0.5패턴이 한계이다. 따라서 스탭퍼를 사용하면서 게이트 길이를 줄이기 위하여 PSM(Phase Shift Mask) 등을 사용하는데 이 경우도 0.25패턴이 한계이다. 그러나 본 발명에 의한 T-형 게이트 형성 방법은 제1(e)도에서 보는 바와 같이 제2실리콘 나이트라이드막(6)의 증착시 실리콘 나이트라이드의 두께에 의하여 게이트 길이를 조절할 수 있으며 실제 공정의 결과 0.1-0.2의 게이트 길이를 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 T-형 게이트의 제작을 위하여 Mask 한 장만을 추가하기 때문에 공정이 간편할 뿐 아니라 일반 스텝퍼의 패턴 해결(Resolution)의 한계인 0.5보다 훨씬 작은 0.1-0.2의 게이트 길이를 갖는 고주파용 GaAs MESFET 소자를 제작할 수 있으며 Throughput을 높이고 공정의 단가를 줄일수 있는 탁월한 효과가 있다.
Claims (5)
- 기판 상부에 갈륨비소 채널층을 형성하는 단계와, 상기 갈륨비소 채널층 상부의 선택된 영역에 오옴익층을 형성하는 단계와, 전체 구조 상부에 제1실리콘 나이트라이드막을 증착하는 단계와, 상기 제1실리콘 나이트라이드막의 선택된 부분을 식각하여 상기 갈륨비소 채널층의 일부를 노출시키는 단계와, 전체 구조 상부에 제2실리콘 나이트라이드막을 증착하는 단계와, 상기 갈륨비소 채널층의 일부가 노출되도록 상기 제2실리콘 나이트라이드막을 에치 백하는 단계와, 전체 구조 상부에 형상 반전 레지스트를 도포한 후 일부분을 식각하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴에 게이트 금속을 증착한 후 상기 게이트 패턴을 제거하는 단계로 이루어진 것을 특징으로 하는 티형 게이트 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2실리콘 나이트라이드막은 등방향성으로 증착되는 것을 특징으로 하는 티형 게이트 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2나이트라이드막은 웨이퍼면에 수직 방향으로 식각되는 것을 특징으로 하는 티형 게이트 제조 방법.
- 제1항에 있어서, 상기 티형 게이트는 상기 기판 내부까지 형성되는 것을 특징으로 하는 티형 게이트 제조 방법.
- 제1항에 있어서, 상기 티형 게이트의 형상은 상기 형상 반전 레지스트의 패턴 형태에 따라 변화되는 것을 특징으로 하는 티형 게이트 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033694A KR100223021B1 (ko) | 1996-08-14 | 1996-08-14 | 티-형 게이트 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960033694A KR100223021B1 (ko) | 1996-08-14 | 1996-08-14 | 티-형 게이트 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980014634A KR19980014634A (ko) | 1998-05-25 |
| KR100223021B1 true KR100223021B1 (ko) | 1999-10-01 |
Family
ID=19469571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960033694A KR100223021B1 (ko) | 1996-08-14 | 1996-08-14 | 티-형 게이트 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100223021B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922575B1 (ko) | 2007-12-05 | 2009-10-21 | 한국전자통신연구원 | 티형 게이트 전극을 구비한 반도체 소자 및 그의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI717114B (zh) * | 2019-11-20 | 2021-01-21 | 國立交通大學 | 利用二段式曝光製造小線寬高電子遷移率電晶體之方法 |
-
1996
- 1996-08-14 KR KR1019960033694A patent/KR100223021B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922575B1 (ko) | 2007-12-05 | 2009-10-21 | 한국전자통신연구원 | 티형 게이트 전극을 구비한 반도체 소자 및 그의 제조 방법 |
| US7973368B2 (en) | 2007-12-05 | 2011-07-05 | Electronics And Telecommunications Research Institute | Semiconductor device with T-gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980014634A (ko) | 1998-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0620062B2 (ja) | 半導体デバイスの製造方法 | |
| JP2726219B2 (ja) | 電界効果トランジスタの製造方法 | |
| US20090146184A1 (en) | Semiconductor device with t-gate electrode and method for fabricating the same | |
| KR100223021B1 (ko) | 티-형 게이트 제조 방법 | |
| US5693548A (en) | Method for making T-gate of field effect transistor | |
| KR0170498B1 (ko) | T형 게이트 전극의 형성방법 | |
| US5366849A (en) | Photoresist pattern formation through etching where the imaging exposure changes in a given direction in the desired pattern and inclined vapor deposition is utilized to deposit a film | |
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| KR100228385B1 (ko) | 반도체 소자의 게이트 전극 제조 방법 | |
| KR0161917B1 (ko) | 반도체소자 제조방법 | |
| KR100303767B1 (ko) | 미세한 레지스트 패턴의 형성 방법 및 게이트 전극의 형성 방법 | |
| KR970007105B1 (ko) | 이중노광에 의한 t-형 게이트의 제조방법 | |
| KR100211961B1 (ko) | 자기정렬 t-형 게이트의 형성방법 | |
| JP2007311495A (ja) | 半導体装置の製造方法 | |
| KR100521700B1 (ko) | 반도체소자의 티형 게이트 형성방법 | |
| JPH06209018A (ja) | 微細ゲート電極の形成方法 | |
| JPS62162364A (ja) | 半導体装置の製造方法 | |
| KR100406584B1 (ko) | 위상 반전 마스크의 제조 방법 | |
| KR0137573B1 (ko) | 전계효과 트랜지스터의 게이트 형성방법 | |
| KR100315423B1 (ko) | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 | |
| KR0172856B1 (ko) | 미세패턴 형성방법 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| EP0613174A2 (en) | Method for making fine-line semiconductor devices | |
| JPH0684950A (ja) | 電界効果トランジスタの製造方法 | |
| KR0185654B1 (ko) | 초 고주파 트랜지스터의 주파수 특성을 개선하기 위한 금속 게이트 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080701 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |