DE19811571A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu seiner Herstellung

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Description

Die vorliegende Erfindung betrifft ein Halbleiterbauele­ ment und ein Verfahren zu seiner Herstellung und insbe­ sondere ein Verfahren zur Herstellung eines FET (Feldeffekttransistors) mit einer T-förmigen Gateelek­ trode.
Diese Anmeldung beansprucht die Priorität der Anmeldung JP H09-064522-A, eingereicht am 18. März 1997, deren Inhalte hiermit durch Literaturhinweis eingefügt ist.
Bei der Herstellung eines FET wie etwa eines FET mit kurzer T-förmiger Gateelektrode und eines FET mit einem Heteroübergang wird ein Aufschmelzprozeß ausgeführt, um die Qualität dieser FETs zu verbessern. Der Aufschmelz­ prozeß wird beispielsweise in einer Isolierschicht ausge­ führt, um einen Knick der Gateelektrode zu vermeiden und um die Gleichmäßigkeit der Ätzung mit einem feinen Muster zu verbessern.
Herkömmliche Verfahren zur Herstellung eines FET sind beispielsweise aus der JP H8-15161-A und aus der JP H5-166019-A bekannt. Gemäß dem aus der JP H8-15161-A bekannten Verfahren wird auf einem Halbleitersubstrat eine erste Abdeckschicht ausgebildet, die eine erste Gateöffnung besitzt. Dann wird das Halbleitersubstrat am Boden der ersten Gateöffnung geätzt, um eine Oberfläche mit geätzter Aussparung zu erhalten, woraufhin die erste Abdeckschicht entfernt wird. Dann wird über der gesamten Oberfläche der Struktur eine Isolierschicht ausgebildet, woraufhin auf der Isolierschicht eine zweite Abdeck­ schicht, die eine zweite Gateöffnung besitzt, ausgebildet wird. Anschließend wird in der zweiten Abdeckschicht ein Aufschmelzprozeß ausgeführt, damit sie eine gekrümmte Oberfläche erhält, woraufhin die Isolierschicht am Boden der zweiten Gateöffnung entfernt wird. Danach wird in der zweiten Gateöffnung eine Metallschicht ausgebildet, woraufhin die zweite Abdeckschicht entfernt wird, um eine Gateelektrode zu bilden.
In diesem herkömmlichen Verfahren wird die Isolierschicht nach dem Aufschmelzprozeß entfernt, weshalb sich die Gatelänge (Kanallänge) im Schritt des Entfernens der Isolierschicht ändern kann. Daher kann sich die Muster­ verschiebung verändern, weshalb sich die Eigenschaften des Halbleiterbauelements ändern können. Ein derartiges Problem tritt auch in dem herkömmlichen Verfahren auf, das aus der JP H5-160019-A bekannt ist. Die Musterver­ schiebung hat die Bedeutung einer Größendifferenz zwi­ schen dem ursprünglichen Gatemuster und der tatsächlichen Gatelänge. Im allgemeinen tritt die Musterverschiebung in allen Arten von Ätzprozessen auf. Bei der Herstellung einer Gateelektrode muß jedoch die Musterverschiebung konsistent sein, um die Größe der Gatelänge präzise steuern zu können.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiter­ bauelement mit stabilen Eigenschaften zu schaffen.
Der Erfindung liegt die weitere Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem ein Halbleiterbauelement mit stabilen Eigenschaften hergestellt werden kann.
Der Erfindung liegt die nochmals weitere Aufgabe zu­ grunde, einen Feldeffekttransistor (FET) zu schaffen, der eine optimale Gatelänge (Kanallänge) besitzt.
Der Erfindung liegt die nochmals weitere Aufgabe zu­ grunde, ein Verfahren zu schaffen, mit dem ein Feldef­ fekttransistor (FET) mit optimaler Gatelänge (Kanallänge) hergestellt werden kann.
Diese Aufgaben werden erfindungsgemäß gelöst durch ein Halbleiterbauelement bzw. durch ein Verfahren zu seiner Herstellung, die die in den entsprechenden unabhängigen Ansprüchen angegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf zweckmäßige Ausführungen der Erfindung gerichtet.
Weitere Merkmale und Vorteile der Erfindung werden deut­ lich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführungen, die auf die beigefügte Zeichnung Bezug nimmt; es zeigen:
Fig. 1A bis 1K Schnittansichten zur Erläuterung der Herstellungsschritte eines FET gemäß ei­ nem herkömmlichen Verfahren;
Fig. 2A bis 2C Schnittansichten zur Erläuterung eines Teils der Herstellungsschritte eines FET gemäß der Erfindung;
Fig. 3A bis 3C Schnittansichten zur Erläuterung eines Teils der Herstellungsschritte eines FET gemäß einer herkömmlichen Technologie;
Fig. 4A bis 4K Schnittansichten zur Erläuterung der Herstellungsschritte eines FET gemäß ei­ ner ersten zweckmäßigen Ausführung der Erfindung; und
Fig. 5A bis 5I Schnittansichten zur Erläuterung der Herstellungsschritte eines FET gemäß ei­ ner zweiten zweckmäßigen Ausführung der Erfindung.
Zum besseren Verständnis der Erfindung wird zunächst mit Bezug auf die Fig. 1A bis 1K eine herkömmliche Technolo­ gie zur Herstellung eines Halbleiterbauelements, genauer eines FET, beschrieben. In dem herkömmlichen Verfahren zur Herstellung eines FET wird ein Halbleitersubstrat 2 mit einer aktivierten Schicht durch einen Ionenimplanta­ tionsprozeß oder durch einen Kristallwachstumsprozeß gebildet. Auf dem Halbleitersubstrat 2 werden (nicht gezeigte) ohmsche Elektroden gebildet. Dann wird auf dem Halbleitersubstrat 2, wie in Fig. 1A gezeigt ist, eine erste Photoabdeckschicht 4 gebildet, die eine erste Gateöffnung 6 besitzt. Anschließend wird das Halbleiter­ substrat 2 unter Verwendung der ersten Photoabdeckschicht 4 als Maske geätzt, um am Boden der ersten Gateöffnung 6 eine Oberfläche 8 mit geätzter Aussparung zu bilden, wie in Fig. 1B gezeigt ist.
Danach wird, wie in Fig. 1C gezeigt ist, die erste Photo­ abdeckschicht 4 mit einem organischen Lösungsmittel entfernt, woraufhin auf die Oberfläche des Halbleiter­ substrats 2 eine Isolierschicht 10 aufgedampft wird. Die Isolierschicht 10 kann SiO2, Si3N4 oder dergleichen sein. Anschließend wird auf der Isolierschicht 10 eine zweite Photoabdeckschicht 12 mit einer zweiten Gateöffnung 14 gebildet, wie in Fig. 1D gezeigt ist. Die zweite Photoab­ deckschicht 12 ist ein chemisch verstärkter Abdecklack.
Anschließend wird die zweite Photoabdeckschicht 12 er­ hitzt, um einen Aufschmelzprozeß auszuführen, damit sie eine gekrümmte Oberfläche erhält, wie in Fig. 1E gezeigt ist. Anschließend wird die Isolierschicht 10 am Boden der zweiten Öffnung 14 durch einen RIE-Prozeß (reaktive Ionenätzung) entfernt, wie in Fig. 1F gezeigt ist, wobei die zweite Photoabdeckschicht 12 als Ätzmaske verwendet wird.
Auf die gesamte Oberfläche der Struktur wird eine erste Metallschicht 16 aufgedampft, wie in Fig. 1G gezeigt ist. Dann wird auf der ersten Metallschicht 16 eine dritte Photoabdeckschicht 18 mit einer dritten Gateöffnung 19 ausgebildet, wie in Fig. 1H gezeigt ist. Anschließend wird in der dritten Gateöffnung 19 durch einen Metall­ plattierungsprozeß eine zweite Metallschicht 20 abgela­ gert, wie in Fig. 1I gezeigt ist.
Danach wird die dritte Photoabdeckschicht 18 mit einem organischen Lösungsmittel entfernt, ferner wird die erste Metallschicht 16 unter Verwendung der zweiten Metall­ schicht 20 als Maske selektiv entfernt, wie in Fig. 1J gezeigt ist. Schließlich wird die zweite Photoabdeck­ schicht 12 mit einem organischen Lösungsmittel entfernt, wie in Fig. 1K gezeigt ist, um eine vollständige Gate­ elektrode (16 und 20) herzustellen.
In der herkömmlichen Technologie wird für die zweite Photoabdeckschicht 12 der chemisch verstärkte Abdecklack verwendet, so daß es schwierig ist, die Gatelänge kleiner als 0,25 µm auszubilden. Für ein Halbleiterbauelement, das für eine Kurzwellenübertragung verwendet wird, muß die Gateelektrode eine Gatelänge zwischen ungefähr 0,10 und 0,15 µm besitzen. Mit dem herkömmlichen Verfahren kann eine derart kurze Gatelänge nicht ohne weiteres erhalten werden. Weiterhin kann sich die Gatelänge wie erwähnt während des Aufschmelzprozesses und des Ätzpro­ zesses ändern. Da die Isolierschicht 10 nach dem Auf­ schmelzprozeß entfernt wird, kann die Gatelänge (Kanallänge) während des Schrittes des Entfernens der Isolierschicht 10 geändert werden. Im Ergebnis ändert sich die Musterverschiebung, weshalb sich die Eigenschaf­ ten des Halbleiterbauelements ändern können.
Gemäß dem aus der JP H5-160019-A bekannten Verfahren kann eine Gateelektrode mit einer kurzen Gatelänge hergestellt werden. Die Musterverschiebung verändert sich jedoch, weshalb die Eigenschaften des Halbleiterbauelements ähnlich wie in dem obenbeschriebenen herkömmlichen Ver­ fahren von einem Bauelement zum nächsten unterschiedlich sein können.
In den Fig. 2A bis 2C ist ein Teil der Herstellungs­ schritte eines FET gemäß der Erfindung gezeigt. In der Erfindung wird ein Halbleitersubstrat 22 mit einer akti­ vierten Schicht durch einen Ionenimplantationsprozeß oder einen Kristallwachstumsprozeß gebildet. Anschließend wird auf das Halbleitersubstrat 22 eine extrem dünne Isolier­ schicht 24 mit einer Dicke von 100 Å aufgedampft. Die Isolierschicht 24 kann SiO2, Si3N4 oder dergleichen sein und eine Dicke von 50 bis 200 Å besitzen. Anschließend wird auf der Isolierschicht 24 eine EB-Abdeckschicht (Elektronenstrahl-Abdeckschicht) 26 gebildet, die eine Öffnung 28 aufweist, wie in Fig. 2A gezeigt ist. Die Öffnung 28 besitzt einen Durchmesser von 0,10 bis 0,15 µm. Dieser Durchmesser entspricht der Gatelänge. Die EB-Abdeckschicht 26 besteht aus einem EB-Positivlack Nr. ZEP520 von Nippon Zeon Corp. und besitzt eine Dicke von 3000 Å.
Anschließend wird, wie in Fig. 2B gezeigt ist, die Iso­ lierschicht 24 am Boden der Öffnung 28 durch einen RIE- Prozeß (reaktive Ionenätzung) entfernt, um einen offenen Bereich 30 zu bilden. Danach wird die EB-Abdeckschicht 26 wie in Fig. 2C gezeigt erhitzt, um einen Aufschmelzprozeß auszuführen, damit sie eine gekrümmte Oberfläche erhält. In dem Aufschmelzprozeß werden an der inneren Oberfläche der Öffnung 28 keine abgerundeten Bereiche gebildet. Daher wird die Größe des Öffnungsbereichs 30, die einer Gatelänge entspricht, im Aufschmelzprozeß nicht geändert. Im Ergebnis ist die Gatelänge von einem Bauelement zum nächsten konsistent.
Die Fig. 3A bis 3C zeigen einen Teil der Herstellungs­ schritte eines FET gemäß der herkömmlichen Technologie.
In dem herkömmlichen Verfahren wird ein Halbleiter­ substrat 32 mit einer aktivierten Schicht durch einen Ionenimplantationsprozeß oder einen Kristallwachstumspro­ zeß gebildet. Anschließend wird auf das Halbleiter­ substrat 32 eine Isolierschicht 34 mit einer Dicke von 100 Å aufgedampft. Die Isolierschicht 24 besteht aus Si3N4. Dann wird auf der Isolierschicht 34 eine EB-Ab­ deckschicht (Elektronenstrahl-Abdeckschicht) 36 mit einer Öffnung 38 gebildet. Die Öffnung 38 besitzt einen Durch­ messer von 0,10 bis 0,15 µm, wie in Fig. 3A gezeigt ist. Die EB-Abdeckschicht 36 ist ein EB-Positivlack Nr. ZEP520 von Nippon Zeon Corp. und besitzt eine Dicke von 3000 Å.
Anschließend wird die EB-Abdeckschicht 36 wie in Fig. 3B gezeigt erhitzt, um einen Aufschmelzprozeß auszuführen, damit sie eine gekrümmte Oberfläche erhält. In dem Auf­ schmelzprozeß wird an der inneren Oberfläche der Öffnung 38 ein abgerundeter Bereich erzeugt, so daß ein Bereich der Öffnung 38 an der Grenzfläche zwischen der EB-Abdeck­ schicht 36 und der Isolierschicht 34 schmäler wird. Danach wird die Isolierschicht 34 am Boden der Öffnung 38 durch einen RIE-Prozeß entfernt, um einen offenen Bereich 40 zu bilden.
In dem herkömmlichen Verfahren wird auf der inneren Oberfläche der Öffnung 38 im Aufschmelzprozeß ein abge­ rundeter Bereich geschaffen, so daß sich die Größe des offenen Bereichs 40 ändert. Weiterhin wird der Auf­ schmelzprozeß in der EB-Abdeckschicht 36 ausgeführt, bevor die Isolierschicht 34 entfernt wird, so daß die Musterverschiebung von einem Bauelement zum nächsten unterschiedlich sein kann.
In dem Aufschmelzprozeß in der Abdeckschicht wird die Musterverschiebung durch die Haftung (Benetzbarkeit) zwischen der Isolierschicht und der Abdeckschicht und zwischen dem Halbleitersubstrat und der Abdeckschicht beeinflußt. In dem in den Fig. 3A bis 3C gezeigten her­ kömmlichen Verfahren erfolgt das Aufschmelzen in der EB- Abdeckschicht 36 nicht nur an der Oberkante der Öffnung 38, sondern auch an der inneren Oberfläche der Öffnung 38, da die Isolierschicht 34 und die EB-Abdeckschicht 36 gut aneinander haften. Im Ergebnis erhält die innere Oberfläche der EB-Abdeckschicht 36 eine abgerundete Form, wie in Fig. 3B gezeigt ist. Wenn die Isolierschicht 34 am Boden der Öffnung 38 entfernt wird, wird ein Öffnungsbe­ reich 40 wie in Fig. 3C gezeigt gebildet. Mit anderen Worten, der Öffnungsbereich 40, der der Gatelänge ent­ spricht, besitzt eine Größe, die von dem in Fig. 3A gezeigten Originalmuster abweicht. Weiterhin ist die Musterverschiebung von einem Bauelement zum nächsten nicht konsistent.
Andererseits erfolgt in der Erfindung, die in den Fig. 2A bis 2C gezeigt ist, das Aufschmelzen in der EB-Abdeck­ schicht 26 nur an der Oberkante, jedoch nicht am Boden der Öffnung 28, da der Aufschmelzprozeß durch die Iso­ lierschicht 24 am Boden der Öffnung 28 verhindert wird. Dies bedeutet, daß die EB-Abdeckschicht 26 in der Öffnung 28 nicht abgerundet wird. Im Ergebnis wird die Musterver­ schiebung von einem Bauelement zum nächsten konsistent. Es wird angenommen, daß dieses Phänomen auftritt, weil die Isolierschicht 24 und die EB-Abdeckschicht 26 gut aneinander haften, jedoch die EB-Abdeckschicht 26 und das Halbleitersubstrat 22 weniger gut aneinander haften.
Die Fig. 4A bis 4K zeigen die Herstellungsschritte eines FET gemäß einer ersten zweckmäßigen Ausführung der Erfin­ dung. Bei der Herstellung wird ein Halbleitersubstrat 42 mit einer aktivierten Schicht durch einen Ionenimplanta­ tionsprozeß oder einen Kristallwachstumsprozeß gebildet. Anschließend werden auf dem Halbleitersubstrat 42 ohmsche Elektroden 43a und 43b gebildet. Danach wird, wie in Fig. 4A gezeigt ist, auf dem Halbleitersubstrat 42 eine erste Photoabdeckschicht 44 mit einer ersten Gateöffnung 46 gebildet. Anschließend wird das Halbleitersubstrat 42 unter Verwendung der ersten Photoabdeckschicht 44 als Maske geätzt, um am Boden der ersten Gateöffnung 46 eine Oberfläche 48 mit geätzter Aussparung zu bilden, wie in Fig. 4B gezeigt ist.
Danach wird die erste Photoabdeckschicht 44, wie in Fig. 4C gezeigt ist, mit einem organischen Lösungsmittel entfernt, woraufhin auf die Oberfläche des Halbleiter­ substrats 42 eine Isolierschicht 50 mit einer Dicke von 100 Å aufgedampft wird. Die Isolierschicht 50 kann SiO2, Si3N4 oder dergleichen sein und eine Dicke von 50 bis 200 Å besitzen. Anschließend wird auf der Isolierschicht 50 eine EB-Abdeckschicht 52 mit einer zweiten Gateöffnung 54 ausgebildet, wie in Fig. 4D gezeigt ist. Die zweite Gateöffnung 54 besitzt einen Durchmesser von 0,10 bis 0,15 µm, die der Gatelänge entspricht. Die EB-Abdeck­ schicht 52 kann ein EB-Positivlack Nr. ZEP520 von Nippon Zeon Corp. sein und eine Dicke von 3000 Å besitzen.
Anschließend wird die Isolierschicht 50 am Boden der zweiten Gateöffnung 54 durch einen RIE-Prozeß (reaktive Ionenätzung) entfernt, wie in Fig. 4E gezeigt ist, wobei die EB-Abdeckschicht 52 als Ätzmaske verwendet wird.
Danach wird die EB-Abdeckschicht 52 erhitzt, um einen Aufschmelzprozeß auszuführen, damit sie eine gekrümmte Oberfläche erhält, wie in Fig. 4F gezeigt ist.
Auf die gesamte Oberfläche der Struktur wird eine erste Metallschicht 56 aufgedampft, wie in Fig. 4G gezeigt ist. Dann wird auf der ersten Metallschicht 56 eine zweite Photoabdeckschicht 58 mit einer dritten Gateöffnung 59 ausgebildet, wie in Fig. 4H gezeigt ist. Anschließend wird in der dritten Gateöffnung 59 durch einen Metall­ plattierungsprozeß eine zweite Metallschicht 60 abgela­ gert, wie in Fig. 4I gezeigt ist.
Danach wird die zweite Photoabdeckschicht 58 mit einem organischen Lösungsmittel entfernt, ferner wird die erste Metallschicht 56 unter Verwendung der zweiten Metall­ schicht 60 als Maske selektiv entfernt, wie in Fig. 4J gezeigt ist. Schließlich wird die EB-Abdeckschicht 52 mit einem organischen Lösungsmittel entfernt, wie in Fig. 4K gezeigt ist, um eine vollständige Gateelektrode (56 und 60) herzustellen.
In der ersten zweckmäßigen Ausführungsform wird die EB- Abdeckschicht 52 verwendet, so daß die Gatelänge in einem Bereich von 0,10 bis 0,15 µm gesteuert werden kann. Gemäß dieser Ausführung wird die Isolierschicht 50 entfernt, bevor der Aufschmelzprozeß in der EB-Abdeckschicht 52 ausgeführt wird, so daß die Musterverschiebung von einem Bauelement zum nächsten konsistent wird.
In den Fig. 5A bis 5I sind die Herstellungsschritte eines FET gemäß einer zweiten zweckmäßigen Ausführung der Erfindung gezeigt. Die Gateelektrode (56 und 60) der ersten zweckmäßigen Ausführung wird durch zwei Metalli­ sierungsschritte hergestellt, während die Gateelektrode (80) der zweiten zweckmäßigen Ausführung durch einen einzelnen Metallisierungsschritt unter Verwendung von Doppelschicht-Isolierfilmen (72 und 76) hergestellt wird. Bei der Herstellung wird ein Halbleitersubstrat 62 mit einer aktivierten Schicht durch einen Ionenimplantations­ prozeß oder einen Kristallwachstumsprozeß gebildet. Anschließend werden auf dem Halbleitersubstrat 62 ohmsche Elektroden 63a und 63b ausgebildet. Dann wird auf dem Halbleitersubstrat 62 eine erste Photoabdeckschicht 64 mit einer ersten Gateöffnung 66 ausgebildet, wie in Fig. 5A gezeigt ist.
Anschließend wird das Halbleitersubstrat 62 unter Verwen­ dung der ersten Photoabdeckschicht 64 als Maske geätzt, um am Boden der ersten Gateöffnung 66 eine Oberfläche 68 mit geätzter Aussparung zu bilden, wie in Fig. 5B gezeigt ist. Danach wird die erste Photoabdeckschicht 64 mit einem organischen Lösungsmittel entfernt, wie in Fig. 5C gezeigt ist, woraufhin auf die Oberfläche des Halbleiter­ substrats 62 eine Isolierschicht 70 mit einer Dicke von 100 Å aufgedampft wird. Die Isolierschicht 70 kann aus SiO2, Si3N4 oder dergleichen sein und eine Dicke von 50 bis 200 Å besitzen. Danach wird auf der Isolierschicht 70 eine EB-Abdeckschicht 72 mit einer zweiten Gateöffnung 74 ausgebildet, wie in Fig. 5D gezeigt ist. Die zweite Gateöffnung 74 besitzt einen Durchmesser von 0,10 bis 0,15 µm, der einer Gatelänge entspricht. Die EB-Abdeck­ schicht 72 kann ein EB-Positivlack Nr. ZEP520 von Nippon Zeon Corp. sein und eine Dicke von 3000 Å besitzen.
Anschließend wird die Isolierschicht 70 am Boden der zweiten Gateöffnung 74 durch einen RIE-Prozeß (reaktive Ionenätzung) entfernt, wie in Fig. 5E gezeigt ist, wobei die EB-Abdeckschicht 72 als Ätzmaske verwendet wird. Danach wird die EB-Abdeckschicht 72 erhitzt, um einen Aufschmelzprozeß auszuführen, damit sie eine gekrümmte Oberfläche erhält, wie in Fig. 5F gezeigt ist.
Nach dem Aufschmelzprozeß wird auf der EB-Abdeckschicht 72 eine zweite Photoabdeckschicht 76 mit einer dritten Gateöffnung 78 ausgebildet, wie in Fig. 5G gezeigt ist. Die dritte Gateöffnung 78 ist umgedreht kegelstumpfförmig geformt. Anschließend wird in der Öffnung eine Gateme­ tallschicht 80 aufgedampft, wie in Fig. 5H gezeigt ist. Auf der zweiten Photoabdeckschicht 76 wird eine weitere Gatemetallschicht 80A gebildet. Schließlich werden die EB-Abdeckschicht 72, die zweite Photoabdeckschicht 76 und die Gatemetallschicht 80A mit einem organischen Lösungs­ mittel entfernt, wie in Fig. 5I gezeigt ist, um eine vollständige Gateelektrode (80) zu bilden.
In der gleichen Weise wie in der ersten zweckmäßigen Ausführung wird in der zweiten zweckmäßigen Ausführung die EB-Abdeckschicht 72 verwendet, so daß die Gatelänge in einem Bereich von 0,10 bis 0,15 µm gesteuert werden kann. Weiterhin wird die Isolierschicht 70 entfernt, bevor der Aufschmelzprozeß in der EB-Abdeckschicht 72 erfolgt, so daß die Musterverschiebung von einem Bauele­ ment zum nächsten konsistent wird.
Selbstverständlich können die obenbeschriebenen Verfahren der Erfindung in verschiedener Weise abgewandelt, geän­ dert und angepaßt werden, wobei alle diese Abwandlungen, Änderungen und Anpassungen in den Äquivalenzbereich der beigefügten Ansprüche fallen sollen.

Claims (14)

1. Verfahren zum Herstellen eines Halbleiterbauele­ ments, mit den folgenden Schritten:
Vorsehen eines Halbleitersubstrats (42),
Ausbilden einer Isolierschicht (50) auf dem Halbleitersubstrat (42),
Ausbilden einer Abdeckschicht (52) auf der Iso­ lierschicht (50), derart, daß die Abdeckschicht (52) eine Öffnung (54) aufweist,
Entfernen der Isolierschicht (50) am Boden der Öffnung (54), und
Ausführen eines Aufschmelzprozesses in der Ab­ deckschicht (52), damit sie eine gekrümmte Oberfläche erhält.
2. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß die Abdeckschicht (52) eine Elektronenstrahl- Abdeckschicht ist, die auf Elektronenstrahlen reagiert.
3. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß die Isolierschicht (50) aus einem Werkstoff hergestellt ist, der aus SiO2, Si3N4 usw. gewählt ist, und eine Dicke im Bereich von 50 Å bis 200 Å besitzt.
4. Halbleiterbauelement, das durch ein Verfahren hergestellt wird, das die folgenden Schritte enthält:
Vorsehen eines Halbleitersubstrats (42),
Ausbilden einer Isolierschicht (50) auf dem Halbleitersubstrat (42),
Ausbilden einer Abdeckschicht (52) auf der Iso­ lierschicht (50), derart, daß die Abdeckschicht (52) eine Öffnung (54) aufweist,
Entfernen der Isolierschicht (50) am Boden der Öffnung (50), und
Ausführen eines Aufschmelzprozesses in der Ab­ deckschicht (52), damit sie eine gekrümmte Oberfläche erhält.
5. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, daß die Abdeckschicht (52) eine Elektronenstrahl- Abdeckschicht ist, die auf Elektronenstrahlen reagiert.
6. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, daß die Isolierschicht (50) aus einem Werkstoff hergestellt ist, der aus SiO2, Si3N4 usw. gewählt ist, und eine Dicke im Bereich von 50 Å bis 200 Å besitzt.
7. Verfahren zum Herstellen eines Feldeffekttransi­ stors, das die folgenden Schritte enthält:
Vorsehen eines Halbleitersubstrats (42),
Ausbilden einer ohmschen Elektrode (43a, 43b) auf dem Halbleitersubstrat (42),
Ausbilden einer ersten Abdeckschicht (44) auf der gesamten Oberfläche der Struktur, derart, daß erste Abdeckschicht (44) eine erste Öffnung (46) aufweist,
Ätzen der Oberfläche des Halbleitersubstrats (42) am Boden der ersten Öffnung (46), um eine Oberfläche (48) mit geätzter Aussparung zu bilden,
Entfernen der ersten Abdeckschicht (44),
Ausbilden einer Isolierschicht (50) auf der gesamten Oberfläche der Struktur,
Ausbilden einer zweiten Abdeckschicht (52) auf der gesamten Oberfläche der Struktur, derart, daß die zweite Abdeckschicht (52) eine zweite Öffnung (54) auf­ weist,
Entfernen der Isolierschicht (50) am Boden der zweiten Öffnung (54),
Ausführen eines Aufschmelzprozesses in der zwei­ ten Abdeckschicht (52), damit sie eine gekrümmte Oberflä­ che erhält, und
Ausbilden einer Gateelektrode (56, 60), die mit der Oberfläche (58) des Halbleitersubstrats (42) mit geätzter Aussparung verbunden ist.
8. Verfahren nach Anspruch 7, dadurch gekennzeich­ net, daß die zweite Abdeckschicht (52) eine Elektronen­ strahl-Abdeckschicht ist, die auf Elektronenstrahlen reagiert.
9. Verfahren nach Anspruch 7, dadurch gekennzeich­ net, daß die Isolierschicht (50) aus einem Werkstoff hergestellt ist, der aus SiO2, Si3N4 usw. gewählt ist, und eine Dicke im Bereich von 50 Å bis 200 Å besitzt.
10. Verfahren nach Anspruch 7, dadurch gekennzeich­ net, daß der Schritt des Bildens der Gateelektrode die folgenden Schritte enthält:
  • (1) Ausbilden einer ersten Metallschicht (56) auf der gesamten Oberfläche der Struktur,
  • (2) Ausbilden einer dritten Abdeckschicht (58) auf der ersten Metallschicht (56), derart, daß die dritte Abdeckschicht (58) eine dritte Öffnung (59) aufweist,
  • (3) Ausbilden einer zweiten Metallschicht (60) in der dritten Öffnung (59),
  • (4) Entfernen der dritten Abdeckschicht (58) und
  • (5) selektives Entfernen der ersten Metallschicht (56), um die Gateelektrode zu bilden, die aus der ersten Metallschicht (56) und aus der zweiten Metallschicht (60) besteht.
11. Verfahren nach Anspruch 7, dadurch gekennzeich­ net, daß der Schritt des Bildens der Gateelektrode (80) die folgenden Schritte enthält:
  • (1) Ausbilden einer dritten Abdeckschicht (76) auf der zweiten Abdeckschicht (72),
  • (2) Ausbilden einer Metallschicht (80) in der zweiten Öffnung (78), derart, daß sie mit der Oberfläche (68) des Halbleitersubstrats (62) mit geätzter Aussparung verbunden ist, und
  • (3) Entfernen der zweiten Abdeckschicht (72) und der dritten Abdeckschicht (76), um eine aus der Metall­ schicht (80) bestehende Gateelektrode zu bilden.
12. Feldeffekttransistor, der durch ein Verfahren hergestellt wird, das die folgenden Schritte enthält:
Vorsehen eines Halbleitersubstrats (42),
Ausbilden einer ohmschen Elektrode (43a, 43b) auf dem Halbleitersubstrat (42),
Ausbilden einer ersten Abdeckschicht (44) auf der gesamten Oberfläche der Struktur, derart, daß die erste Abdeckschicht (44) eine erste Öffnung (46) enthält,
Ätzen der Oberfläche des Halbleitersubstrats (42) am Boden der ersten Öffnung (46), um eine Oberfläche (48) mit geätzter Aussparung zu bilden,
Entfernen der ersten Abdeckschicht (44),
Ausbilden einer Isolierschicht (50) auf der gesamten Oberfläche der Struktur,
Ausbilden einer zweiten Abdeckschicht (52) auf der gesamten Oberfläche der Struktur, derart, daß die zweite Abdeckschicht (52) eine Öffnung (54) aufweist,
Entfernen der Isolierschicht (50) am Boden der zweiten Öffnung (54),
Ausführen eines Aufschmelzprozesses in der zwei­ ten Abdeckschicht (52), damit sie eine gekrümmte Oberflä­ che erhält, und
Ausbilden einer Gateelektrode (56, 60), die mit der Oberfläche (48) des Halbleitersubstrats (42) mit geätzter Aussparung verbunden ist.
13. Feldeffekttransistor nach Anspruch 12, dadurch gekennzeichnet, daß die zweite Abdeckschicht (52) eine Elektronen­ strahl-Abdeckschicht ist, die auf Elektronenstrahlen reagiert.
14. Feldeffekttransistor nach Anspruch 12, dadurch gekennzeichnet, daß die Isolierschicht (50) aus einem Werkstoff hergestellt ist, der aus SiO2, Si3N4 usw. gewählt ist, und eine Dicke im Bereich von 50 Å bis 200 Å besitzt.
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