JP3621221B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係わり、特にT字型のゲート電極を有する電界効果トランジスタの製造方法に関するものである。
【0002】
【従来の技術】
従来、このような分野の先行技術としては、例えば、(1)特公平8−15161号公報、(2)特開平5−160019号公報に開示されるものがあった。
【0003】
すなわち、従来、化合物半導体上に、T字型短ゲートの電界効果トランジスタ(以下、FETと略す)やヘテロ接合を有する電界効果トランジスタ(以下、HEMTと略す)を形成する場合、ゲートメタルの段切れ防止のためや、微小パターンにおけるエッチングの均一性を向上させるために、レジストのリフロー技術が用いられてきた。
【0004】
まず、上記先行技術(1)による製造方法を、図9〜図11を参照しながら以下に説明する。
【0005】
(1)まず、図9(a)に示すように、イオン注入または結晶成長して活性層を形成した半導体基板2に、オーミック電極(図示なし)を形成した後、第1のホトレジスト4によって第1ゲート開口6を形成する。
【0006】
(2)次に、図9(b)に示すように、このパターンによってウエットエッチングを行い、リセスエッチング面8を形成する。
【0007】
(3)その後、図9(c)に示すように、第1のホトレジスト4を有機溶媒によって除去してから、SiO2 、Si3 N4 等の極薄絶縁膜10を蒸着する。
【0008】
(4)次に、図9(d)に示すように、第2のホトレジスト12によって第2ゲート開口14を形成する。ここでは、この第2のホトレジスト12として化学増幅型のレジストを用いている。
【0009】
(5)次に、図10(a)に示すように、この化学増幅型レジストパターンを加熱することによりリフローして、順テーパ曲線形状を得ている。
【0010】
(6)次に、図10(b)に示すように、その後、第2ゲート開口14を通して、反応性イオンエッチング(以下、RIEと略す)等によって、開口部の絶縁膜10を除去する。
【0011】
(7)次に、図10(c)に示すように、この上から第1メタル膜16を蒸着する。
【0012】
(8)次いで、図10(d)に示すように、第3のホトレジスト18によって、第3ゲート開口19を形成する。
【0013】
(9)次に、図11(a)に示すように、第2メタル膜20をめっき工程によって堆積する。
【0014】
(10)その後、有機溶媒によって第3のホトレジスト18を除去し、図11(b)に示すように、ゲートパターンをマスクとして露出している第1メタル膜16を選択的に除去する。
【0015】
(11)最後に、図11(c)に示すように、再び有機溶媒によって第2のホトレジスト12を除去して最終形状を得る。
【0016】
この例では化学増幅型レジストが用いられており、ゲート長としては0.25μmクラスのゲートである。一方、ミリ波通信用のデバイスとしては、0.10〜0.15μmクラスのゲートが必要である。
【0017】
上記先行技術(2)の例では、絶縁膜上の0.1μmレジスト開口パターンに対してO2 プラズマ処理を行った後、加熱してリフローを行い、順テーパーの曲線形状を得るようにしている。
【0018】
【発明が解決しようとする課題】
しかしながら、上記した従来の方法でT字型ゲート電極を形成する場合、上記先行技術(1)では、ゲート長を規定するパターンを化学増幅型レジストで形成するために、0.10〜0.15μmクラスの短ゲート長のFETまたはHEMTを作製するのは困難である。また、ゲートのパターニングの後に、レジストのリフロー工程と絶縁膜を開口形状に加工する工程が必要なため、これらの工程の間にゲート長が変換される可能性もある。
【0019】
更に、上記先行技術(2)によると、短ゲート長のパターンを形成することができるが、やはり、上記先行技術(1)と同様に、ゲートのパターニングの後に、レジストのリフロー工程と絶縁膜を開口形状に加工する工程が必要なため、これらの工程の間にゲート長が変換される可能性がある。
【0020】
本発明は、上記問題点を除去し、レジストパターンのリフロー形状を、パターン変換差とパターン寸法のばらつきを低減して形成することができる半導体装置の製造方法を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔1〕半導体装置の製造方法において、イオン注入または結晶成長して活性層を形成した半導体基板にオーミック電極を形成する工程と、ホトリソグラフィーによって第1のゲート開口を形成してウエットエッチングを行い、リセスエッチング面を形成する工程と、ホトレジストを有機溶媒によって除去した後、絶縁膜を堆積する工程と、EBレジストによってEBレジスト開口を形成する工程と、そのEBレジスト開口を通してこの開口部の絶縁膜を除去する工程と、EBレジストパターンを加熱することによりリフローを行い、順テーパー曲線形状を得る工程と、その上から第1メタル膜を蒸着し、第2のホトレジストによって、リフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口となるように、第2ホトレジスト開口を形成して、第2ゲートメタル膜を堆積する工程と、有機溶媒によって、前記第2のホトレジストと、第2のホトレジスト上の第2ゲートメタル膜を除去して、ゲートパターンを形成し、このゲートパターンをマスクとして露出している前記第1メタル膜を選択的に除去し、ゲートを形成する工程とを順に施すようにしたものである。
【0022】
〔2〕半導体装置の製造方法において、イオン注入または結晶成長して活性層を形成した半導体基板にオーミック電極を形成する工程と、ホトリソグラフィーによって第1のゲート開口を形成してウエットエッチングを行い、リセスエッチング面を形成する工程と、ホトレジストを有機溶媒によって除去した後、絶縁膜を堆積する工程と、EBレジストによってEBレジスト開口を形成する工程と、そのEBレジスト開口を通してこの開口部の絶縁膜を除去する工程と、EBレジストパターンを加熱することによりリフローを行い、順テーパー曲線形状を得る工程と、前記EBレジスト上に第2のホトレジストによってリフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口を形成するようにパターニングを行い、リフロー後のEBレジストと、リフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口を形成した第2のホトレジストとにより、2層レジスト構造を形成する工程と、その上からメタル膜を蒸着し、1回のメタル蒸着によってゲートを形成する工程と、有機溶媒によって前記ホトレジスト及びこのホトレジスト上のメタル膜を除去し、ゲートを形成する工程とを順に施すようにしたものである。
【0023】
〔3〕上記〔1〕又は〔2〕記載の半導体装置の製造方法において、前記絶縁膜として、SiO2 、Si3 N 4 の50〜200Åの極薄の絶縁膜を用いるようにしたものである。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【0025】
まず、本発明の実施例について説明する。
【0026】
本発明は、化合物半導体基板上に絶縁膜を堆積させ、この上に電子線ポジレジストをパターニングした後に、加熱によってレジストのリフローを行う場合に、開口部の絶縁膜を先に除去しておくことで最終的な開口サイズの再現性が向上するという実験事実に基づいている。
【0027】
本発明の半導体装置の製造方法を説明する前に、試行例について説明する。
【0028】
図2は本発明にかかる試行例を示す半導体装置の要部製造工程断面図である。
【0029】
(1)まず、図2(a)に示すように、イオン注入または結晶成長して活性層を形成した半導体基板32に、100ÅのSi3 N4 極薄絶縁膜34を蒸着し、EBレジスト36によって0.10〜0.15μmのEBレジスト開口38を形成する。ここでは、EBレジスト36として日本ゼオン社の電子線用ポジレジスト(商品名:ZEP520、以下EBレジストと略す)を用い、約3000Åのレジスト厚でパターニングを行った。
【0030】
(2)その後、図2(b)に示すように、加熱によって、EBレジスト36のリフローを行うと、EBレジスト36は順テーパーの曲線形状となる。この曲線形状は絶縁膜34−EBレジスト36界面で裾を引いて、開口幅が狭くなる。
【0031】
(3)その後、図2(c)に示すように、反応性イオンエッチング(以下、RIEと略す)によって、EBレジスト開口38内の絶縁膜34を除去して絶縁膜開口40を形成する。
【0032】
この方法によると、EBレジスト36のリフロー後にレジストパターンが裾を引くために、パターン開口幅38が狭くなり、且つ、リフロー形状のばらつきのためにパターン変換差にもばらつきが大きかった。更に、その後のRIE工程でも、EBレジスト36の裾引き形状のために、絶縁膜開口部のテーパ角が小さくなって、EBレジスト開口38から絶縁膜開口40へのパターン変換差も大きかった。
【0033】
これに対して、リフローとRIEの順序を入れ替えることにより、本発明の実施例の製造方法を実施した。
【0034】
以下、本発明の第1実施例を示す半導体装置の製造方法を、図1を参照しながら説明する。
【0035】
図1は本発明の半導体装置の要部製造工程断面図である。
【0036】
(1)まず、図1(a)に示すように、イオン注入または結晶成長して活性層を形成した半導体基板22に、100ÅのSi3 N4 極薄絶縁膜24を蒸着し、EBレジスト26によって0.10〜0.15μmのEBレジスト開口28を形成する。ここで、パターニングの条件は図2における工程と同様であるので、その説明は省略する。
【0037】
(2)次に、図1(b)に示すように、RIEによって、EBレジスト開口28内の絶縁膜24を除去して絶縁膜開口30を形成する。
【0038】
(3)その後、図1(c)に示すように、加熱によって、EBレジスト26のリフローを行い、EBレジスト26を順テーパーの曲線形状にする。この場合、曲線形状は、絶縁膜24−EBレジスト26界面から急峻に立ち上がり、図1(c)に示すような形状となる。
【0039】
この方法では、EBレジスト26のリフロー後でもEBレジストパターンが裾を引かず、EBレジスト26端が急峻で理想的な開口形状が得られる。また、最終的な絶縁膜開口30の幅はEBレジストパターニングの直後に作り込まれるために、パターン変換差も小さくなる。
【0040】
ここで、上記した試行例と、この実施例とを比較すると、上記レジストのリフロー工程においては、絶縁膜−レジスト界面及び半導体−レジスト界面の密着性(ぬれ性)が影響することになる。
【0041】
試行例では、図2(a)に示すように、レジスト開口38を形成した後、図2(b)に示すように、加熱によってEBレジストパターン上部の角が取れて丸くなる一方で、EBレジストパターン下部では絶縁膜34−EBレジスト36界面の密着性が良いために、パターンが更に広がって裾を引くような形状になる。
【0042】
その状態で、絶縁膜開口40を形成すると、図2(c)に示すような形状となる。
【0043】
一方、第1実施例では、加熱によってEBレジストパターン上部の角が取れて丸くなる一方で、EBレジストパターン下部は絶縁膜によって規定されてそれ以上広がらない。これは、絶縁膜24−EBレジスト26界面の密着性が良く、半導体−EBレジスト界面の密着性が悪いためと考えられる。
【0044】
このために、本発明の実施例では、パターン変換差の小さい工程にすることができる。
【0045】
以下、上記本発明の製造方法を利用したゲートの形成方法を図3〜図5を参照しながら説明する。
【0046】
(1)まず、図3(a)に示すように、イオン注入または結晶成長して活性層を形成した半導体基板42に、(オーミック電極を形成した後)第1のホトレジスト44によって第1ゲート開口46を形成する。
【0047】
(2)次に、図3(b)に示すように、このパターンによってウエットエッチングを行い、リセスエッチング面48を形成する。
【0048】
(3)その後、第1のホトレジスト44を有機溶媒によって除去してから、図3(c)に示すように、SiO2 、Si3 N4 等の極薄絶縁膜50を蒸着する。
【0049】
(4)次に、図3(d)に示すように、EBレジスト52によってEBレジスト開口54を形成する。
【0050】
(5)次に、図4(a)に示すように、EBレジスト開口54を通してRIE等によって開口部の絶縁膜50を除去する。
【0051】
(6)次に、図4(b)に示すように、このEBレジストパターンを加熱することによりリフローを行い、順テーパ曲線形状を得る。
【0052】
(7)次に、図4(c)に示すように、その上から第1メタル膜56を蒸着する。
【0053】
(8)次に、図4(d)に示すように、第2のホトレジスト58によって第2レジスト開口59を形成する。
【0054】
(9)次に、図5(a)に示すように、第2ゲートメタル膜60をめっきまたは蒸着工程によって堆積する。
【0055】
(10)次いで、有機溶媒によって、第2のホトレジスト58を除去し、図5(b)に示すように、第2ゲートメタル膜(ゲートパターン)60をマスクとして、露出している第1メタル膜56を選択的に除去する。
【0056】
(11)最後に、再び有機溶媒によって、EBレジスト52を除去して、図5(c)に示すような最終形状を得る。
【0057】
このように、本実施例のEBレジストを用いることにより、0.10〜0.15μmクラスの短ゲートパターンを作製することができる。
【0058】
また、レジストパターンのリフロー形状は、順テーパーの曲線形状にすることにより、ゲートメタルの段切れ防止・ゲート寄生容量の低減・微小パターンにおけるエッチングの均一性の向上を図ることができる。
【0059】
更に、上記した図4(a)に示すように、リフロー工程に先んじて絶縁膜開口を形成しておき、その状態でリフローを行うことで、リフロー及びRIE工程でのパターン変換差とパターン寸法のばらつきを低減することができる。
【0060】
次に、本発明の第2実施例について説明する。
【0061】
以下、上記本発明の第2実施例のゲートの形成方法を図6〜図8を参照しながら説明する。
【0062】
第1実施例では、2層のゲート工程を含む製造方法を説明したが、この第2実施例では、2層レジストパターンを用いることにより、1回の蒸着でゲートを形成している。
【0063】
(1)まず、図6(a)に示すように、イオン注入または結晶成長して活性層を形成した半導体基板62に、(オーミック電極を形成した後)第1のホトレジスト64によって第1ゲート開口66を形成する。
【0064】
(2)次に、図6(b)に示すように、そのパターンによってウエットエッチングを行い、リセスエッチング面68を形成する。
【0065】
(3)その後、第1のホトレジスト64を有機溶媒によって除去してから、図6(c)に示すように、SiO2 、Si3 N4 等の極薄絶縁膜70を蒸着する。
【0066】
(4)次に、図6(d)に示すように、EBレジスト72によってEBレジスト開口74を形成する。
【0067】
(5)次に、図7(a)に示すように、EBレジスト開口74を通してRIE等によって開口部の絶縁膜70を除去する。
【0068】
(6)次に、このEBレジストパターンを加熱することによりリフローを行い、図7(b)に示すような順テーパー曲線形状を得る。
【0069】
(7)この上から、図7(c)に示すように、逆テーパー形状が得られる第2ホトレジスト76をパターニングして第2レジスト開口78を得る。
【0070】
(8)その後、図8(a)に示すように、ゲートメタル膜80を蒸着する。なお、80Aはホトレジスト76上に堆積される、後に除去されるゲートメタル膜を示している。
【0071】
(9)最後に、有機溶媒によってEBレジスト72と第2のホトレジスト76及びその上のゲートメタル膜80Aを除去して、図8(b)に示すような最終形状を得る。
【0072】
このように構成したので、第1実施例と同様の作用効果を奏することができる。すなわち、EBレジストを用いることにより、0.10〜0.15μmクラスの短ゲートパターンを作製することができ、レジストパターンのリフロー形状は順テーパーの曲線形状にすることにより、ゲートメタルの段切れ防止・ゲート寄生容量の低減・微小パターンにおけるエッチングの均一性の向上を図ることができる。
【0073】
更に、前記の図4(a)のようにリフロー工程に先んじて絶縁膜開口を形成しておき、その状態でリフローを行うことにより、リフロー及びRIE工程でのパターン変換差とパターン寸法のばらつきを低減することができる。
【0074】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【0075】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
(1)本発明の請求項1又は3記載の発明によれば、EBレジストを用いることにより、0.10〜0.15μmクラスの短ゲートパターンを作製することができる。
【0076】
また、レジストパターンのリフロー形状は、順テーパーの曲線形状にすることにより、ゲートメタルの段切れ防止・ゲート寄生容量の低減・微小パターンにおけるエッチングの均一性の向上を図ることができる。
【0077】
更に、リフロー工程に先んじて絶縁膜開口を形成しておき、その状態で、リフローを行うことで、リフロー及びRIE工程でのパターン変換差とパターン寸法のばらつきを低減することができる。
(2)本発明の請求項2又は3記載の発明によれば、上記(1)と同様の効果を奏するとともに、更に工程を簡便にして、ゲートの形成を行うことができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の要部製造工程断面図である。
【図2】本発明にかかる試行例を示す半導体装置の要部製造工程断面図である。
【図3】本発明の第1実施例を示すゲートの形成工程断面図(その1)である。
【図4】本発明の第1実施例を示すゲートの形成工程断面図(その2)である。
【図5】本発明の第1実施例を示すゲートの形成工程断面図(その3)である。
【図6】本発明の第2実施例を示すゲートの形成工程断面図(その1)である。
【図7】本発明の第2実施例を示すゲートの形成工程断面図(その2)である。
【図8】本発明の第2実施例を示すゲートの形成工程断面図(その3)である。
【図9】従来のゲートの形成工程断面図(その1)である。
【図10】従来のゲートの形成工程断面図(その2)である。
【図11】従来のゲートの形成工程断面図(その3)である。
【符号の説明】
22,42,62 半導体基板
24,50,70 極薄絶縁膜
26,52,72 EBレジスト
28,54,74 EBレジスト開口
30 絶縁膜開口
44,64 第1のホトレジスト
46,66 第1ゲート開口
48,68 リセスエッチング面
56 第1メタル膜
58,76 第2のホトレジスト
59,78 第2レジスト開口
60 第2ゲートメタル膜
80,80A ゲートメタル膜
Claims (3)
- (a)イオン注入または結晶成長して活性層を形成した半導体基板にオーミック電極を形成する工程と、
(b)ホトリソグラフィーによって第1のゲート開口を形成してウエットエッチングを行い、リセスエッチング面を形成する工程と、
(c)ホトレジストを有機溶媒によって除去した後、絶縁膜を堆積する工程と、
(d)EBレジストによってEBレジスト開口を形成する工程と、
(e)前記EBレジスト開口を通して該開口部の絶縁膜を除去する工程と、
(f)EBレジストパターンを加熱することによりリフローを行い、順テーパー曲線形状を得る工程と、
(g)その上から第1メタル膜を蒸着し、第2のホトレジストによって、リフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口となるように、第2ホトレジスト開口を形成して、第2ゲートメタル膜を堆積する工程と、
(h)有機溶媒によって、前記第2のホトレジストと、第2のホトレジスト上の第2ゲートメタル膜を除去して、ゲートパターンを形成し、該ゲートパターンをマスクとして露出している前記第1メタル膜を選択的に除去し、ゲートを形成する工程とを順に施すことを特徴とする半導体素子の製造方法。 - (a)イオン注入または結晶成長して活性層を形成した半導体基板にオーミック電極を形成する工程と、
(b)ホトリソグラフィーによって第1のゲート開口を形成してウエットエッチングを行い、リセスエッチング面を形成する工程と、
(c)ホトレジストを有機溶媒によって除去した後、絶縁膜を堆積する工程と、
(d)EBレジストによってEBレジスト開口を形成する工程と、
(e)前記EBレジスト開口を通して該開口部の絶縁膜を除去する工程と、
(f)EBレジストパターンを加熱することによりリフローを行い、順テーパー曲線形状を得る工程と、
(g)前記EBレジスト上に第2のホトレジストによってリフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口を形成するようにパターニングを行い、リフロー後のEBレジストと、リフロー後のEBレジストを含んで、当該EBレジスト開口よりも大きな開口を形成した第2のホトレジストとにより、2層レジスト構造を形成する工程と、
(h)その上からメタル膜を蒸着し、1回のメタル蒸着によってゲートを形成する工程と、
(i)有機溶媒によって前記ホトレジスト及び該ホトレジスト上のメタル膜を除去し、ゲートを形成する工程とを順に施すことを特徴とする半導体素子の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、前記絶縁膜として、SiO2 、Si3 N 4 の50〜200Åの極薄の絶縁膜を用いることを特徴とする半導体素子の製造方法。
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