JPH03268334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03268334A JPH03268334A JP6756190A JP6756190A JPH03268334A JP H03268334 A JPH03268334 A JP H03268334A JP 6756190 A JP6756190 A JP 6756190A JP 6756190 A JP6756190 A JP 6756190A JP H03268334 A JPH03268334 A JP H03268334A
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- resist
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- drain electrodes
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- Pending
Links
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に電界効果トランジスタ（ＦＩＴ）高電子移動
度トランジスタ（ＨＫＭＴ）等のゲート電極の形成Ｌ／
ｃ関するものである。
度トランジスタ（ＨＫＭＴ）等のゲート電極の形成Ｌ／
ｃ関するものである。
第２図は従来の半導体装置のゲートリセス部（凹部）及
びゲート電極を形成する工程を示す断面図である。図に
おいて、１１１は基板、（！ｌはソース電極、（Ｓ）は
ドレイン電極、１４１はレジスト、＋６）はゲート電極
金属である。
びゲート電極を形成する工程を示す断面図である。図に
おいて、１１１は基板、（！ｌはソース電極、（Ｓ）は
ドレイン電極、１４１はレジスト、＋６）はゲート電極
金属である。
次に製造工程について説明を行う。半導体基板…の一方
主面上に写真製版・蒸着・リフトオフにより、ソース電
極１２）・ドレイン電極１３）を形成する（第２図（ａ
ｌ）。レジスト１４）を用いたゲートバターニング（第
２図（ｂｌ）。レジストパターン？マスクとして基板＋
１１を所望の厚みまでエツチング（第２図ｌ０））。ゲ
ート電極金１１１４１を蒸着しゲート電極（５′）を得
る（第２図（ｄｌ）。リフトオフ法により不要金属を除
去してＦΣＴ構造を形成する（第２図（ｅ〕）０ 〔発明が解決しようとする課題〕 高周波用ＦＥＴ 、ＨＫＭＴ等では性能向上のため微細
ゲート電極の形成は必須である。
主面上に写真製版・蒸着・リフトオフにより、ソース電
極１２）・ドレイン電極１３）を形成する（第２図（ａ
ｌ）。レジスト１４）を用いたゲートバターニング（第
２図（ｂｌ）。レジストパターン？マスクとして基板＋
１１を所望の厚みまでエツチング（第２図ｌ０））。ゲ
ート電極金１１１４１を蒸着しゲート電極（５′）を得
る（第２図（ｄｌ）。リフトオフ法により不要金属を除
去してＦΣＴ構造を形成する（第２図（ｅ〕）０ 〔発明が解決しようとする課題〕 高周波用ＦＥＴ 、ＨＫＭＴ等では性能向上のため微細
ゲート電極の形成は必須である。
従来のゲートリセス（凹部）及び電極形成は第２図のよ
うな工程で行われていたので、ソース・ドレイン電極間
のレジストは厚く、又ソース・ドレイン電極間で写真製
版用マスクとレジストの間にギャップが出来、ｔＲ細パ
ターンを形成することが困難であり、高周波用ＦＥＴ−
ＨＥ、ＭＴの微細ゲート電極形成を困ＩＩにするという
問題点があった。
うな工程で行われていたので、ソース・ドレイン電極間
のレジストは厚く、又ソース・ドレイン電極間で写真製
版用マスクとレジストの間にギャップが出来、ｔＲ細パ
ターンを形成することが困難であり、高周波用ＦＥＴ−
ＨＥ、ＭＴの微細ゲート電極形成を困ＩＩにするという
問題点があった。
この発明に上記のような問題点を解消するためになされ
たもので、ソース・ドレイン電極間のレジストは厚くな
らず、又ソース・ドレイン電極間で写真製版用マスクと
レジストの間にギャップが出来ず、微細パターンを形成
すること全容易に出来る半導体装置の製造方法を得る事
を目的とする。
たもので、ソース・ドレイン電極間のレジストは厚くな
らず、又ソース・ドレイン電極間で写真製版用マスクと
レジストの間にギャップが出来ず、微細パターンを形成
すること全容易に出来る半導体装置の製造方法を得る事
を目的とする。
この発明に係る半導体装置の製造方法はスペーサ層がＳ
ｉＮ又は８１ＯＮで形成されソースドレイン電極の間を
埋めゲート写真製版時にソース・ドレイン電極の間を平
坦化し、ソースドレイン電極間のレジストが厚くならな
いようにし、又ソース・ドレイン電極間で写真製版用マ
スクとレジストの間にギャップが出来ないようにしてい
る。また、スペーサｍａ上層・下層の２層構造で形成さ
れ、下層のエツチングレートは上層のエツチングレート
より早い事を特徴としている。そして、所望の厚みに基
板エツチングした後、下層のスペーサ層をエツチング除
去し蒸着・リフトオフにより上層のスペーサ層も除去す
るようにしたものである。
ｉＮ又は８１ＯＮで形成されソースドレイン電極の間を
埋めゲート写真製版時にソース・ドレイン電極の間を平
坦化し、ソースドレイン電極間のレジストが厚くならな
いようにし、又ソース・ドレイン電極間で写真製版用マ
スクとレジストの間にギャップが出来ないようにしてい
る。また、スペーサｍａ上層・下層の２層構造で形成さ
れ、下層のエツチングレートは上層のエツチングレート
より早い事を特徴としている。そして、所望の厚みに基
板エツチングした後、下層のスペーサ層をエツチング除
去し蒸着・リフトオフにより上層のスペーサ層も除去す
るようにしたものである。
この発明におけるスペーサ層は、ソース・ドレイン電極
間を埋めゲート写真製版時にソースドレイン電極の間を
平坦化しソース・ドレイン電極間のレジストが厚くなら
ないようにし。
間を埋めゲート写真製版時にソースドレイン電極の間を
平坦化しソース・ドレイン電極間のレジストが厚くなら
ないようにし。
又ソース・ドレイン電極間で写真製版用マスクとレジス
トの間にギャップが出来ないようにしているので、写真
製版用マスクと同じ開孔幅のレジストパターンが形我出
米、微細パターンを形成する事が出来る。また、スペー
サｗ＃ｉ上層・下層の２層構造で形成され下層のエツチ
ングレートに上層のエツチングレートより早い事を特徴
としており、基板エツチング後に下層スペーサをエツチ
ング除去しているのでリフトオフ時に性能を劣化させる
不要なスペーサ層を除去出来る。
トの間にギャップが出来ないようにしているので、写真
製版用マスクと同じ開孔幅のレジストパターンが形我出
米、微細パターンを形成する事が出来る。また、スペー
サｗ＃ｉ上層・下層の２層構造で形成され下層のエツチ
ングレートに上層のエツチングレートより早い事を特徴
としており、基板エツチング後に下層スペーサをエツチ
ング除去しているのでリフトオフ時に性能を劣化させる
不要なスペーサ層を除去出来る。
以下、この発明の一実施剥を図について説明する。第１
図（＆１〜（１）はこの発明の一実施例でおる半導体装
置の製造工程を示す断面図で１図において、（１１は基
板、（２）はソース電１ｍ ｌ １３１ ｉ’！ドレイ
ン電極、１４１１７１はレジスト、 ｔＩｌはゲート電
極金属、 ｔＩｌ （６’）にスペーサ層である。
図（＆１〜（１）はこの発明の一実施例でおる半導体装
置の製造工程を示す断面図で１図において、（１１は基
板、（２）はソース電１ｍ ｌ １３１ ｉ’！ドレイ
ン電極、１４１１７１はレジスト、 ｔＩｌはゲート電
極金属、 ｔＩｌ （６’）にスペーサ層である。
次に製造工程について説明する。
半導体基板１１＋の一方の工面上に写真製版・蒸着・リ
フトオフによりソース電＆１２トドレイン電極（３）？
形成する（第１図（ａ））。エツチングレートの異なる
２層のスペーサ層（基板側のエツチングレートが早い）
：１ｊｉ７ＳｉＮ又［８１ＯＮでソース及びドレイン電
極の厚みと同じ厚みに形成する。（第１図（ｂｌ）。ス
ペーサ層１６Ｂ６′）上にソース及びドレイン電極間の
スペーサ層を残す様にレジストパターン（７）を形成し
て、レジストパターン１７１ ’ｉマスクとしてスペー
サ層＋ｓ＋ （ａ７） ６エツチング除去する（第１図
（Ｏ））。レジスト（７）を除去してゲート電極形成用
レジストパターン（４）をスペーサ層＋６１ （６つ上
に形成する（第１図１ｄ））レジストパターン（４１ヲ
マスクとして上下のスペーサ層１釦（６′）をドライエ
ツチングする（第１図（ｅ））。基板…をウェットエツ
チングする（第１図（ｆ））・基板１１１エツチングの
後ウエトエッチングで基板側のスベー層（６′）を除去
する（第１図（ｇ））。蒸着・リフトオフｉＣよりゲー
ト電極を形成（第１図四、 ｉＬＩ して電界効果トラ
ンジスタの各電極を形成する。この時、不要なスペーサ
層もリフトオフにより除去出来る。
フトオフによりソース電＆１２トドレイン電極（３）？
形成する（第１図（ａ））。エツチングレートの異なる
２層のスペーサ層（基板側のエツチングレートが早い）
：１ｊｉ７ＳｉＮ又［８１ＯＮでソース及びドレイン電
極の厚みと同じ厚みに形成する。（第１図（ｂｌ）。ス
ペーサ層１６Ｂ６′）上にソース及びドレイン電極間の
スペーサ層を残す様にレジストパターン（７）を形成し
て、レジストパターン１７１ ’ｉマスクとしてスペー
サ層＋ｓ＋ （ａ７） ６エツチング除去する（第１図
（Ｏ））。レジスト（７）を除去してゲート電極形成用
レジストパターン（４）をスペーサ層＋６１ （６つ上
に形成する（第１図１ｄ））レジストパターン（４１ヲ
マスクとして上下のスペーサ層１釦（６′）をドライエ
ツチングする（第１図（ｅ））。基板…をウェットエツ
チングする（第１図（ｆ））・基板１１１エツチングの
後ウエトエッチングで基板側のスベー層（６′）を除去
する（第１図（ｇ））。蒸着・リフトオフｉＣよりゲー
ト電極を形成（第１図四、 ｉＬＩ して電界効果トラ
ンジスタの各電極を形成する。この時、不要なスペーサ
層もリフトオフにより除去出来る。
以上のように、この発明によれば、スペーサ層をソース
°ドレイン電極Ｏ関に埋め、ゲート写真製版時にソース
：ドレイン電極の間をスペーサ層により平坦化し、ソー
ス・ドレイン電極間のレジストが厚くならないようにし
、又ソース・ドレイン電極間で写真製版用マスクとにシ
ストの間にギャップが出来ないようにしているので、写
真製版用マスクと同じ開孔幅のレジストパターンが形成
田来、微細パターンを形成する事が出来倣細ゲート電檜
によりＦＥＴ−ＨｌＣＭＴ等の性能向上が計れる。また
、スペーサ層は性能を劣化させるがリフトオフ時に除去
出来る。
°ドレイン電極Ｏ関に埋め、ゲート写真製版時にソース
：ドレイン電極の間をスペーサ層により平坦化し、ソー
ス・ドレイン電極間のレジストが厚くならないようにし
、又ソース・ドレイン電極間で写真製版用マスクとにシ
ストの間にギャップが出来ないようにしているので、写
真製版用マスクと同じ開孔幅のレジストパターンが形成
田来、微細パターンを形成する事が出来倣細ゲート電檜
によりＦＥＴ−ＨｌＣＭＴ等の性能向上が計れる。また
、スペーサ層は性能を劣化させるがリフトオフ時に除去
出来る。
第１図はこの発明の一実施例による半導体装置の製造工
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、（１１に基板、）２１にソース電極、（３
１はドレイン電極、 ＋４１１７１はレジスト、１６）
はゲー電極金属、 １６１ ｔ ｅｌ’） にスペーサ
層を示す。 なお１図中、同一符号に同一、または相当部分を示す。
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、（１１に基板、）２１にソース電極、（３
１はドレイン電極、 ＋４１１７１はレジスト、１６）
はゲー電極金属、 １６１ ｔ ｅｌ’） にスペーサ
層を示す。 なお１図中、同一符号に同一、または相当部分を示す。
Claims (1)
- 半導体基板の一方の主面上にソース及びドレイン電極を
形成する工程、エッチングレートの異なる８層のスペー
サ層（基板側のエッチングレートが早い）をＳｉＮ又は
ＳｉＯＮで前記ソース及びドレイン電極の厚みと同じ厚
みに形成する工程、前記スペーサ層上に前記ソース及び
ドレイン電極間のスペーサ層を残す様にレジストパター
ンを形成してレジストパターンをマスクとしてスペーサ
層をエッチング除去する工程、前記レジストを除去して
ゲート電極形成用レジストパターンを前記スペーサ層上
に形成する工程、前記レジストパターンをマスクとして
上下のスペーサ層をドライエッチングで又基板をウェッ
トエッチングで除去する工程、前記基板エッチングの後
ウェットエッチングで基板側のスペーサ層を除去する工
程、蒸着・リフトオフによりゲート電極を形成して電界
効果トランジスタの各電極を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6756190A JPH03268334A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6756190A JPH03268334A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268334A true JPH03268334A (ja) | 1991-11-29 |
Family
ID=13348495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6756190A Pending JPH03268334A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157601A (ja) * | 2008-12-26 | 2010-07-15 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-03-16 JP JP6756190A patent/JPH03268334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157601A (ja) * | 2008-12-26 | 2010-07-15 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
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