JPS6077468A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6077468A JPS6077468A JP18542183A JP18542183A JPS6077468A JP S6077468 A JPS6077468 A JP S6077468A JP 18542183 A JP18542183 A JP 18542183A JP 18542183 A JP18542183 A JP 18542183A JP S6077468 A JPS6077468 A JP S6077468A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関し、特にショットキ
ー障壁型の化合物電界効果トランジスタに関するもので
ある。
ー障壁型の化合物電界効果トランジスタに関するもので
ある。
従来、電界効果トランジスタを形成するには、基板が平
面のま＼アクティブ層厚をコントロールした後、ソース
、ドレインおよびケートの各電極を形成する方法がとら
れている。近年、特性（ＮＦ 、 Ｇａ１ｎ 、耐圧等
）向上のため、電界効果トランジスタ内の寸法（ゲート
長及び各電極間距離）が微細になり、且つゲート電極直
下になる部分の穴掘シを行なう方法がとられる傾向にあ
る。これは、ゲート電極直下になる部分のアクティブ層
厚をエツチングによりコントロールするものであり、１
０分の数μｍという狭い窓からエツチング液を用いてア
クティブ層の一部をエツチングするものである。このた
め、大向のエツチング液の交換がうまく行なわれず、特
性バラツキが大きくなるという現像が起きる。この一対
策として、アクティブ層の濃度、Ｊすさバラツキの少な
いエピタキシャルウェハーを用いる試みがされたが、結
局、エツチングバラツキが大きく、問題が残されたま＼
であった。
面のま＼アクティブ層厚をコントロールした後、ソース
、ドレインおよびケートの各電極を形成する方法がとら
れている。近年、特性（ＮＦ 、 Ｇａ１ｎ 、耐圧等
）向上のため、電界効果トランジスタ内の寸法（ゲート
長及び各電極間距離）が微細になり、且つゲート電極直
下になる部分の穴掘シを行なう方法がとられる傾向にあ
る。これは、ゲート電極直下になる部分のアクティブ層
厚をエツチングによりコントロールするものであり、１
０分の数μｍという狭い窓からエツチング液を用いてア
クティブ層の一部をエツチングするものである。このた
め、大向のエツチング液の交換がうまく行なわれず、特
性バラツキが大きくなるという現像が起きる。この一対
策として、アクティブ層の濃度、Ｊすさバラツキの少な
いエピタキシャルウェハーを用いる試みがされたが、結
局、エツチングバラツキが大きく、問題が残されたま＼
であった。
本発明の目的は、ゲート電極直下になる部分のノ早さを
穴掘りによシ制御するのではなくて、該部分の制御をバ
ラツキなく行ない得る清規な方法を提供することにある
。
穴掘りによシ制御するのではなくて、該部分の制御をバ
ラツキなく行ない得る清規な方法を提供することにある
。
本発明の他の目的は、ゲート面下のアクティブ層がバラ
ツキなく制御され、しかも各電極間距離が再現性よく形
成された電界効果トランジスタおよびその製法ｆ：提供
することにある。
ツキなく制御され、しかも各電極間距離が再現性よく形
成された電界効果トランジスタおよびその製法ｆ：提供
することにある。
本発明は、基板上にゲート東金配線を形成後、この側面
に絶縁物を形成し、灰に基板露出部にエピタキシャル成
長全行なうことを特徴とする。本発明においＣは、リソ
グラフィー技術、メタライズ技術、ドライエツチング装
置、有機金属ＣＶＤ（１’ｔ４０ＣＶＤ）、分子線エピ
タキシー（八４ＬＩＥ）等の周知の技術を用い得る。
に絶縁物を形成し、灰に基板露出部にエピタキシャル成
長全行なうことを特徴とする。本発明においＣは、リソ
グラフィー技術、メタライズ技術、ドライエツチング装
置、有機金属ＣＶＤ（１’ｔ４０ＣＶＤ）、分子線エピ
タキシー（八４ＬＩＥ）等の周知の技術を用い得る。
次に、本発明の良好な実施例について、図ＩＯｉを参照
して、従来の構造と比較しなからｊ＃ｌに説明する。
して、従来の構造と比較しなからｊ＃ｌに説明する。
第１図（ａ）乃至（ｄ）は従来の電界効果トランジスタ
の製造方法（ｆ−断面図で示したものである。第１図（
ａ）は、活性ｍｌを化合物半導体基板２上にエピタキシ
ャル成長させ、さらにその上に絶縁膜（Ｓｉ０２等）３
を成長し、これにフォトリソグラフィー技術（以後、Ｐ
几と称す）で約０３μｍ幅の窓４をあけた状態である。
の製造方法（ｆ−断面図で示したものである。第１図（
ａ）は、活性ｍｌを化合物半導体基板２上にエピタキシ
ャル成長させ、さらにその上に絶縁膜（Ｓｉ０２等）３
を成長し、これにフォトリソグラフィー技術（以後、Ｐ
几と称す）で約０３μｍ幅の窓４をあけた状態である。
第１図（ｂ）は慾４を通し′Ｃ活性層１をエツチングし
、穴掘り部５を行なったところである。第１図（Ｃ）は
窓４をマスクとしてゲート電極６を形成した状態である
。第１図（ｄ）は穴掘り部５の両側にソース電極７及び
ドレイン電極８を形成した状態である。
、穴掘り部５を行なったところである。第１図（Ｃ）は
窓４をマスクとしてゲート電極６を形成した状態である
。第１図（ｄ）は穴掘り部５の両側にソース電極７及び
ドレイン電極８を形成した状態である。
つまシ、この方法は、活性層１が耐圧等の特性を得るた
めに必要以上に厚く成長されているので、ゲート電極６
直下になる部分の活性層１′の厚さをコントロールする
ものである。しかしながら、０．３μｍ幅の窓４を通し
てのエツチング液の交換がうまく行なわれず、この結果
、活性層１′の厚さがばらつき、更にゲート電極形成前
の洗浄効果が低いため、特性不良が多発する□ 第２図（ａ）乃至（ｇ）は本発明に係る一実施例を示す
ものである。以下、工程ｊ胞に説明する。第２図（ａ）
は化合物基板２上にＭＢＢ（分子線エピタキシー）で必
要な厚さの活性層１をエピタキシャル成長した後、耐熱
性であっＣショットキーゲートとなるメタル（タングス
テン）９を成長した状態である。
めに必要以上に厚く成長されているので、ゲート電極６
直下になる部分の活性層１′の厚さをコントロールする
ものである。しかしながら、０．３μｍ幅の窓４を通し
てのエツチング液の交換がうまく行なわれず、この結果
、活性層１′の厚さがばらつき、更にゲート電極形成前
の洗浄効果が低いため、特性不良が多発する□ 第２図（ａ）乃至（ｇ）は本発明に係る一実施例を示す
ものである。以下、工程ｊ胞に説明する。第２図（ａ）
は化合物基板２上にＭＢＢ（分子線エピタキシー）で必
要な厚さの活性層１をエピタキシャル成長した後、耐熱
性であっＣショットキーゲートとなるメタル（タングス
テン）９を成長した状態である。
第２図（ｂ）はＰ）Ｌを用い耐熱性メタル（タングステ
ン）９を弗素系ガスでドライエツチングしてゲート電極
９′を形成した状態である。第２図（Ｃ）は全面にＣＶ
Ｄ５ｉＯ＋＋膜１０を成長した状態である。第２図（ｄ
）は垂直ドライエツチングでゲート電極９′の側壁にの
みＣＶ Ｄ ５ｉ０２膜１０′が残るように他の部分を
除去した状態である。第２図（ｅ）は全面に分子線エピ
タキシー（ＭＢＥ）ｆ用いて、約６００℃の温度で活性
層１と同じ林料では＃１同じ又は異なる濃度のエピタキ
シャル層１２を成長し、続けてフォトレジスト１３を塗
布した状態である。このとき、ゲート電極９′上は多結
晶層１１となる。第２図（ｆ）はドライエツチング技術
を用い、ゲート電極９′上の多結晶１１およびフォトレ
ジスト１３′を取り除いた状態である。第２図（ｇ）は
、残ったフォトレジスト１３ｆ：除去し、金属薄膜（Ａ
、ｕＧｅ−Ｎｉ）成長後ＰＲを用いてゲート電極９′の
両側にソース電極７及びドレイン電極８ｔ＝形成した状
態である。
ン）９を弗素系ガスでドライエツチングしてゲート電極
９′を形成した状態である。第２図（Ｃ）は全面にＣＶ
Ｄ５ｉＯ＋＋膜１０を成長した状態である。第２図（ｄ
）は垂直ドライエツチングでゲート電極９′の側壁にの
みＣＶ Ｄ ５ｉ０２膜１０′が残るように他の部分を
除去した状態である。第２図（ｅ）は全面に分子線エピ
タキシー（ＭＢＥ）ｆ用いて、約６００℃の温度で活性
層１と同じ林料では＃１同じ又は異なる濃度のエピタキ
シャル層１２を成長し、続けてフォトレジスト１３を塗
布した状態である。このとき、ゲート電極９′上は多結
晶層１１となる。第２図（ｆ）はドライエツチング技術
を用い、ゲート電極９′上の多結晶１１およびフォトレ
ジスト１３′を取り除いた状態である。第２図（ｇ）は
、残ったフォトレジスト１３ｆ：除去し、金属薄膜（Ａ
、ｕＧｅ−Ｎｉ）成長後ＰＲを用いてゲート電極９′の
両側にソース電極７及びドレイン電極８ｔ＝形成した状
態である。
この実施例によれは、以下の効果が得られる。
■ アクティブ層１はエピタキシャル成長により必要な
厚さに形成しているので、従来のように穴掘りのだめの
エツチングによるアクティブ層厚のバラツキがない。
厚さに形成しているので、従来のように穴掘りのだめの
エツチングによるアクティブ層厚のバラツキがない。
■ ゲート電極形成前の洗浄効果が充分に得られる。
■ ゲート電極９′直下は必要な厚さの薄い活性層ｌと
なっておシ、ソース電極７およびドレイン電極８下には
活性層１と共にこれとは濃度が異なるエピタキシャル層
１２が形成されるので、従来の穴掘り構造と同等又は同
等以上の特性が得られる。
なっておシ、ソース電極７およびドレイン電極８下には
活性層１と共にこれとは濃度が異なるエピタキシャル層
１２が形成されるので、従来の穴掘り構造と同等又は同
等以上の特性が得られる。
第３図（ａ）乃至（Ｃ）は本発明の他の実施例を示し、
これらは第２図（ｅ）乃至（ｇ）に示した工程にそれぞ
れ対応する。すなわち、第２図（ａ）乃至（ｄ）に示し
た工程に従って、活性層１′上に側面が絶縁膜１０’で
おおわれたケート電極９′を形成し、その後、第３図（
ａ）に示すように、全面に分子線エピタキシー（ＭＢＥ
）を用いて、約６’００ ℃の温度で活性層１と同じ羽
料で互いに濃度の異なるエピタキシャル層１２ 、１２
’を成長し、続け゛Ｃフォｉ−ンジスト１３を塗布する
。このとき、ゲート電ｆＩｉ９’上は多結晶となり、１
１および１１′で示している。次に、ドライエ、チング
を用いゲート電＆９１上の多結晶部１１ 、１１’およ
びフォトレジスト１３′ヲ取り除き（第２図（ｆ） ）
、残ったフォトレジスト１３を除去し゛Ｃ金属薄膜（
ＡｕＧｅ −Ｎ ｉ ）成長後１）ｆ（、を用い“Ｃゲ
ート電極９′の両側にソース電極７及びドレイン電極８
を形成する（第２図（ｇ））。
これらは第２図（ｅ）乃至（ｇ）に示した工程にそれぞ
れ対応する。すなわち、第２図（ａ）乃至（ｄ）に示し
た工程に従って、活性層１′上に側面が絶縁膜１０’で
おおわれたケート電極９′を形成し、その後、第３図（
ａ）に示すように、全面に分子線エピタキシー（ＭＢＥ
）を用いて、約６’００ ℃の温度で活性層１と同じ羽
料で互いに濃度の異なるエピタキシャル層１２ 、１２
’を成長し、続け゛Ｃフォｉ−ンジスト１３を塗布する
。このとき、ゲート電ｆＩｉ９’上は多結晶となり、１
１および１１′で示している。次に、ドライエ、チング
を用いゲート電＆９１上の多結晶部１１ 、１１’およ
びフォトレジスト１３′ヲ取り除き（第２図（ｆ） ）
、残ったフォトレジスト１３を除去し゛Ｃ金属薄膜（
ＡｕＧｅ −Ｎ ｉ ）成長後１）ｆ（、を用い“Ｃゲ
ート電極９′の両側にソース電極７及びドレイン電極８
を形成する（第２図（ｇ））。
この実施例では、前述の■乃至■の効果のほかに、二層
のエピタキシャル層１２ 、１２’を形成したので耐圧
が向上される。
のエピタキシャル層１２ 、１２’を形成したので耐圧
が向上される。
第４図（ａ）乃至（Ｃ）は、本発明のさらに他の実施例
を示し、これらは第３図と同じように第２図（ｅ）乃至
（ｇ）の工程にそれぞれ対応する。すなわち、ゲート電
極９′の側面に絶縁膜１０’を形成した後、全面に分子
線エピタキシー（ＭＢＥ）を用いて約６００℃の温度で
活性Ｉ＠ｌと同じ側斜で互いに濃度の異なるエピタキシ
ャルＮ１２．１２’を成長した後、続いて金属薄膜（Ａ
ｕＧｅ−Ｎｉ ）１６を成長し、更に続けてフォトレジ
スト１３を塗布する（第４図（ａ））。その後、イオン
ミリング及びドライエツチングを用い、ゲート電極９１
上の金属薄膜（ＡｕＧｅ−Ｎ＋ ）１６’ ＋多結晶部
１１’、 １１および７オトレジス）１３’を取り除き
（第４図（ｂ））、残ったフォトレジスタ１３を取り除
く（第４図（Ｃ））。つまり、ＰＲなしにソース電極７
及びドレイン電極８が形成されるので、前述の■乃至■
の効果に加えてＰ ＲＶＣｊるソース、ドレイン電極７
，８の目合せズレを防止できる。
を示し、これらは第３図と同じように第２図（ｅ）乃至
（ｇ）の工程にそれぞれ対応する。すなわち、ゲート電
極９′の側面に絶縁膜１０’を形成した後、全面に分子
線エピタキシー（ＭＢＥ）を用いて約６００℃の温度で
活性Ｉ＠ｌと同じ側斜で互いに濃度の異なるエピタキシ
ャルＮ１２．１２’を成長した後、続いて金属薄膜（Ａ
ｕＧｅ−Ｎｉ ）１６を成長し、更に続けてフォトレジ
スト１３を塗布する（第４図（ａ））。その後、イオン
ミリング及びドライエツチングを用い、ゲート電極９１
上の金属薄膜（ＡｕＧｅ−Ｎ＋ ）１６’ ＋多結晶部
１１’、 １１および７オトレジス）１３’を取り除き
（第４図（ｂ））、残ったフォトレジスタ１３を取り除
く（第４図（Ｃ））。つまり、ＰＲなしにソース電極７
及びドレイン電極８が形成されるので、前述の■乃至■
の効果に加えてＰ ＲＶＣｊるソース、ドレイン電極７
，８の目合せズレを防止できる。
なお、本発明によるトランジスタは１例えばｕ ａ Ａ
ｓの化合物半導体を材料に形成され、また、上記実施
例に限定されるものではない。
ｓの化合物半導体を材料に形成され、また、上記実施
例に限定されるものではない。
第１図（ａ）乃至（ｄ）は従来の電界効果トランジスタ
の製造方法の工程を示した概略ル「面図である。 第２図（ａ）乃至（ｇ）は本発明の一実施例を製造工程
１１鮪に示した概略断面図である。 第３図（ａ）乃至（Ｃ）は本発明の他の実施例を示す工
程断面図である。 第４図（ａ）乃至（Ｃ）は本発明のさらに他の実施例を
示す工程断面図である。 １・・・・・活性層、１ｔ・・・・・・ゲート電極直下
の活性層、２・・・・・・化合物半導体基板、３・・・
・・・絶縁膜（ＳｉＯ２）、４・・・・・・窓、５・・
・・・・穴掘り、６・・・・・ゲート電極、７・・・・
・ソース電極、８・・・・・・ドレイン電極、９・・・
・・・耐熱性メタル（タングステン）、９１・・・・・
耐熱性メタルゲート電極、ｌＯ・・・・・・（−Ｖ Ｄ
Ｓ＋ Ｕ ２．１０’・・・・・・（１１１１壁に残
したＣ Ｖ Ｄ Ｓ ｉ０２．１１．１１’・・・・・
・ポリガリウム、１２．１２’・・・・・・エピタキシ
ャル層、１３・・・・・・フォトレジスト、１６・・・
・・・金属薄膜（ＡｕＧｅ−Ｎｉ）、１６′・・・・・
ゲート電極上の金属薄膜（Ａｕ（Ｊｅカｌ圀 躬２０ 応３閉 カ４閃
の製造方法の工程を示した概略ル「面図である。 第２図（ａ）乃至（ｇ）は本発明の一実施例を製造工程
１１鮪に示した概略断面図である。 第３図（ａ）乃至（Ｃ）は本発明の他の実施例を示す工
程断面図である。 第４図（ａ）乃至（Ｃ）は本発明のさらに他の実施例を
示す工程断面図である。 １・・・・・活性層、１ｔ・・・・・・ゲート電極直下
の活性層、２・・・・・・化合物半導体基板、３・・・
・・・絶縁膜（ＳｉＯ２）、４・・・・・・窓、５・・
・・・・穴掘り、６・・・・・ゲート電極、７・・・・
・ソース電極、８・・・・・・ドレイン電極、９・・・
・・・耐熱性メタル（タングステン）、９１・・・・・
耐熱性メタルゲート電極、ｌＯ・・・・・・（−Ｖ Ｄ
Ｓ＋ Ｕ ２．１０’・・・・・・（１１１１壁に残
したＣ Ｖ Ｄ Ｓ ｉ０２．１１．１１’・・・・・
・ポリガリウム、１２．１２’・・・・・・エピタキシ
ャル層、１３・・・・・・フォトレジスト、１６・・・
・・・金属薄膜（ＡｕＧｅ−Ｎｉ）、１６′・・・・・
ゲート電極上の金属薄膜（Ａｕ（Ｊｅカｌ圀 躬２０ 応３閉 カ４閃
Claims (1)
- 【特許請求の範囲】 １、厚さが薄い部分と厚い部分部とを有する半導体層と
、該半導体層の前記薄い部分上に形成されたゲート電極
と、該ゲート電極の側壁面をおおう絶縁膜と、前記半導
体層の前記厚い部分上に形成されたソースおよびドレイ
ン電極とを有することを特徴とする電界効果トランジス
タ。 ２、 前記半導体層の前記厚い部分は、キャリア峻度の
異なる部分が層状に積み重なって構成されＣいることを
特徴とする特許請求の範囲第１項記載の電界効果トラン
ジスタ。 ３、 前記ソースおよびドレイン電極は、前記絶縁膜上
にまで延在していることを特徴とする特許請求の範囲第
１項記載の電界効果トランジスタ。 ４、半導体層上にゲート電極を形成する工程と、該ゲー
ト電極の側壁面を絶縁膜でおおう工程と、前記半導体層
に接し前記ゲート電極には接しない他の半導体層を形成
する工程と、該他の半導体層上にソース電極およびドレ
イン電極を形成する工程とを有することを特徴とする電
界効果トランジスタの製造方法。 ５、 前記他の半導体層は、第１のキャリア濃度を有す
る第１の半導体層部分と第２のキャリア濃度を有する第
２の半導体層部分とを前記半導体層上に成長することに
よって形成されることを特徴とする特許請求の範囲第４
項記載の電界効果トランジスタの製造方法。 ６、前記ソース電極およびドレイン電極は、前記他の半
導体層および前記ゲート電極をおおうように金属層を形
成し、前記ゲート電極上の金属層部分を除去することに
よって形成されることを特徴とする特許請求の範囲第４
項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542183A JPS6077468A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18542183A JPS6077468A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077468A true JPS6077468A (ja) | 1985-05-02 |
| JPH0326537B2 JPH0326537B2 (ja) | 1991-04-11 |
Family
ID=16170492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18542183A Granted JPS6077468A (ja) | 1983-10-04 | 1983-10-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077468A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370769A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Production of semiconductor device |
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
-
1983
- 1983-10-04 JP JP18542183A patent/JPS6077468A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370769A (en) * | 1976-12-07 | 1978-06-23 | Fujitsu Ltd | Production of semiconductor device |
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326537B2 (ja) | 1991-04-11 |
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