JPH03135036A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は電界効果トランジスタ（以下ＦＥＴと略称）
の製造方法にかかり、超高周波動作を目的としたバイア
ホール、 ＰＨ５（プレーテッド・ヒート・シンク：
Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ）構造を有するＦＥ
Ｔの製造方法に関する。
の製造方法にかかり、超高周波動作を目的としたバイア
ホール、 ＰＨ５（プレーテッド・ヒート・シンク：
Ｐｌａｔｅｄ Ｈｅａｔ ５ｉｎｋ）構造を有するＦＥ
Ｔの製造方法に関する。
（従来の技術）
以下、砒化ガリウム電界効果トランジスタ（以下ＧａＡ
ｓＦＥＴと略称）を例にとり説明するｓＫｕ帯以上の高
周波動作を目的としたＧａＡｓＦＥＴでは、低雑音用、
電力用に限らず寄生インピーダンスを極力減少させる工
夫がなされている。特にソース接地インダクタンスの特
性に及ぼす影響は大きく、バイアホールによる接地はワ
イヤリードによるものよりインダクタンスを小さくでき
ることから製品に実用される至っている。しかしながら
、バイアホール構造を有するＧａＡｓＦＥＴでは、製品
歩留が低いために価格低減が難かしいという問題を抱え
ている。バイアホールを有しない一通常の素子に比較す
るとバイアホール形成のために半導体基板をかなり薄く
する必要があり、そり制御性が低い。
ｓＦＥＴと略称）を例にとり説明するｓＫｕ帯以上の高
周波動作を目的としたＧａＡｓＦＥＴでは、低雑音用、
電力用に限らず寄生インピーダンスを極力減少させる工
夫がなされている。特にソース接地インダクタンスの特
性に及ぼす影響は大きく、バイアホールによる接地はワ
イヤリードによるものよりインダクタンスを小さくでき
ることから製品に実用される至っている。しかしながら
、バイアホール構造を有するＧａＡｓＦＥＴでは、製品
歩留が低いために価格低減が難かしいという問題を抱え
ている。バイアホールを有しない一通常の素子に比較す
るとバイアホール形成のために半導体基板をかなり薄く
する必要があり、そり制御性が低い。
また、極薄ペレットの機械的強度を上げると共に熱抵抗
を低く抑えるためにＰＨ５構造を成すが、長時間の選択
めっきを必要とし、これに伴う工程の不安定さが現出し
てくるなど製品歩留の低下は避けられない状況にある。
を低く抑えるためにＰＨ５構造を成すが、長時間の選択
めっきを必要とし、これに伴う工程の不安定さが現出し
てくるなど製品歩留の低下は避けられない状況にある。
特に、後者の問題である工程の不安定さについて従来例
を示しながら以下に説明する。
を示しながら以下に説明する。
従来のＧａＡｓＦＥＴの製造方法における工程毎の断面
図を第２図（ａ）〜（ｆ）に示す。
図を第２図（ａ）〜（ｆ）に示す。
ＧａＡｓ半導体基板１０１（以下、ＧａＡｓ基板と略称
）の一方の主面（以下表面と称する）にソース電極１０
２５、ゲート電極１０２Ｇ、ドレイン電極１０２Ｄ、を
形成する（第２図（ａ））。このＧａＡｓ基板の上記Ｍ
ｔＬ極形成主面（表面）の反対側主面（以下裏面と称す
る）を表側にして適当な支持基板、例えばシリコン基板
（図示省略）に接着する。板厚が約４００１ｔｍのＧａ
Ａｓ基板をラッピング、ケミカルボリジングにより約３
０．の厚さにした後、バイアホール形成のためのフォト
レジストマスク１０３を形成する（第２図（ｂ））。上
記マスクはＧａＡｓ基板表面に形成されたソース電極１
０２ｓに位置合わせされている。次いで、ＲＩＥ（Ｒｅ
ａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）によりＧａＡｓ
基板１０１をエツチングし、ソース電極１０２Ｓに達す
るバイアホール１０４を形成する（第２図（Ｃ））。次
に、ＧａＡｓ基板表面に金属を全面蒸着することにより
バイアホール内部をメタライズし、金属パターン１０５
を被着した後、各ペレット間のダイシング領域に選択め
っき用のフォトレジストマスク１０６を形成する（第２
図（ｄ））。上記全面に蒸着した金属パターン１０５を
電解めっきの陰極電極とし露出した金属パターン上に約
５００虜厚のめっきを施しＰ）Ｉｓ用金金属層１０７形
成する（第２図（ｅ））。次いで、選択めっき用フォト
レジストマスク１０６を除去した後、各ペレット間のダ
イシング領域上の薄い金属パターン１０５をエツチング
除去する。次いで、露出したＧａＡｓ基板１０１ をＲ
ＩＥによりエツチングし、ペレットを分離した後（第２
図（ｆ））、 接着剤を溶除し、支持基板からペレッ
トを離脱させる。
）の一方の主面（以下表面と称する）にソース電極１０
２５、ゲート電極１０２Ｇ、ドレイン電極１０２Ｄ、を
形成する（第２図（ａ））。このＧａＡｓ基板の上記Ｍ
ｔＬ極形成主面（表面）の反対側主面（以下裏面と称す
る）を表側にして適当な支持基板、例えばシリコン基板
（図示省略）に接着する。板厚が約４００１ｔｍのＧａ
Ａｓ基板をラッピング、ケミカルボリジングにより約３
０．の厚さにした後、バイアホール形成のためのフォト
レジストマスク１０３を形成する（第２図（ｂ））。上
記マスクはＧａＡｓ基板表面に形成されたソース電極１
０２ｓに位置合わせされている。次いで、ＲＩＥ（Ｒｅ
ａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）によりＧａＡｓ
基板１０１をエツチングし、ソース電極１０２Ｓに達す
るバイアホール１０４を形成する（第２図（Ｃ））。次
に、ＧａＡｓ基板表面に金属を全面蒸着することにより
バイアホール内部をメタライズし、金属パターン１０５
を被着した後、各ペレット間のダイシング領域に選択め
っき用のフォトレジストマスク１０６を形成する（第２
図（ｄ））。上記全面に蒸着した金属パターン１０５を
電解めっきの陰極電極とし露出した金属パターン上に約
５００虜厚のめっきを施しＰ）Ｉｓ用金金属層１０７形
成する（第２図（ｅ））。次いで、選択めっき用フォト
レジストマスク１０６を除去した後、各ペレット間のダ
イシング領域上の薄い金属パターン１０５をエツチング
除去する。次いで、露出したＧａＡｓ基板１０１ をＲ
ＩＥによりエツチングし、ペレットを分離した後（第２
図（ｆ））、 接着剤を溶除し、支持基板からペレッ
トを離脱させる。
（発明が解決しようとする課題）
フォトレジストマスクを選択めっき用マスクとしてめっ
きを施す従来の製造方法において、長時間のめっきによ
りしばしばフォトレジストにクラックが発生し、このク
ラック部にめっき金属の成長が起こる。これによりペレ
ットの分離が困難になり製造歩留まりを低下させる。ま
た、一般にフォトレジストは耐めっき性が充分でなく、
下地との密着不良が起こりやすいため、選択めっき工程
のマスクにフォトレジストを使用することは工程の不安
定さをもたらす原因になっている。
きを施す従来の製造方法において、長時間のめっきによ
りしばしばフォトレジストにクラックが発生し、このク
ラック部にめっき金属の成長が起こる。これによりペレ
ットの分離が困難になり製造歩留まりを低下させる。ま
た、一般にフォトレジストは耐めっき性が充分でなく、
下地との密着不良が起こりやすいため、選択めっき工程
のマスクにフォトレジストを使用することは工程の不安
定さをもたらす原因になっている。
この発明は、上記の欠点を除去するもので、選択めっき
工程のマスクにフォトレジストを用いることなく、ＦＥ
Ｔの製造を安定ならしめ、製造歩留向上を達成するＦＥ
Ｔの製造方法を提供することを目的とする。
工程のマスクにフォトレジストを用いることなく、ＦＥ
Ｔの製造を安定ならしめ、製造歩留向上を達成するＦＥ
Ｔの製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明にがかるＦＥＴの製造方法は、一方の主面にソ
ース電極、ゲート電極、ドレイン電極が形成された半導
体基板を所望の厚さに薄層化する工程と、前記半導体基
板の他方の主面より前記ソース電極に達する貫通孔を形
成する工程と、前記他方の主面側に第１の金属を全面に
形成する工程と、前記第１の金属上にペレット分離予定
域を除き第２の金属を形成する工程と、前記分離予定域
における第１の金属の露出部を酸化し絶縁膜を形成する
工程と、前記第２の金属をめっき用電極として厚めつき
を施す工程と、前記絶縁膜と第１の金属を除去し前記半
導体基板を露出させる工程と、酵記露出した半導体基板
にこの基板厚のエツチングを施してペレットに分離する
工程とから構成される。
ース電極、ゲート電極、ドレイン電極が形成された半導
体基板を所望の厚さに薄層化する工程と、前記半導体基
板の他方の主面より前記ソース電極に達する貫通孔を形
成する工程と、前記他方の主面側に第１の金属を全面に
形成する工程と、前記第１の金属上にペレット分離予定
域を除き第２の金属を形成する工程と、前記分離予定域
における第１の金属の露出部を酸化し絶縁膜を形成する
工程と、前記第２の金属をめっき用電極として厚めつき
を施す工程と、前記絶縁膜と第１の金属を除去し前記半
導体基板を露出させる工程と、酵記露出した半導体基板
にこの基板厚のエツチングを施してペレットに分離する
工程とから構成される。
（作 用）
この発明にかかる電界効果トランジスタでは、半導体基
板の裏面にバイアホールを形成した後、第１の金属を全
面に形成し、次いで、ペレット分離予定域を除きめっき
電極となる第２の金属を形成する。ペレット分離予定域
に露出している第１の金属の表面を酸化することにより
電気的絶縁膜を形成する。この絶縁膜を選択めっきのマ
スクとすることによりフォトレジストを使用しない選択
めっきを可能にし、高歩留りにＰＨ３用金属が形成でき
る。
板の裏面にバイアホールを形成した後、第１の金属を全
面に形成し、次いで、ペレット分離予定域を除きめっき
電極となる第２の金属を形成する。ペレット分離予定域
に露出している第１の金属の表面を酸化することにより
電気的絶縁膜を形成する。この絶縁膜を選択めっきのマ
スクとすることによりフォトレジストを使用しない選択
めっきを可能にし、高歩留りにＰＨ３用金属が形成でき
る。
（実施例）
以下、このＦＥＴの製造方法の一実施例を製造工程順に
示す第１図を参照して説明する。なお、説明において従
来と変わらない部分は図面に従来と同じ符号を付けて示
し説明を省略する。
示す第１図を参照して説明する。なお、説明において従
来と変わらない部分は図面に従来と同じ符号を付けて示
し説明を省略する。
第１図（ａ）〜（ｇ）にＦＥＴの一実施例の製造方法を
工程順に断面図で示す。まず、ソース、ゲート、ドレイ
ンの各電極が形成されたＧａＡｓ基板１０１（第１図（
ａ））を接着剤の一例のブルーフワックスを用いて支持
基台（シリコン基板、図示省略）に接着し、ラッピング
、ケミカルボリジングを施して約４００声厚のＧａＡｓ
基板を３０１ｉｎ厚にする。次いで、 ＧａＡｓ基板の
裏面にバイアホール形成のマスクとなるフォトレジスト
マスク１０３を形成する（第１図（ｂ））。このフォト
レジストは、例えばＡＺ１３５０Ｊ（商品名、シブレイ
社製）、 ソース電極への位置合わせは赤外線による両
面マスクアライナ−で行う、上記マスクを用いてＲＩＥ
によりＧａＡｓ基板にエツチングを施し、ソース電極１
０２Ｓが露出するようにパイ７ホール１０４を形成する
（第１図（ｃ） ）、次に、上記マスクを除去し、Ｔｉ
層（層厚２００ｏ人）１１． Ａｕ層（層厚ｓｏｏ。
工程順に断面図で示す。まず、ソース、ゲート、ドレイ
ンの各電極が形成されたＧａＡｓ基板１０１（第１図（
ａ））を接着剤の一例のブルーフワックスを用いて支持
基台（シリコン基板、図示省略）に接着し、ラッピング
、ケミカルボリジングを施して約４００声厚のＧａＡｓ
基板を３０１ｉｎ厚にする。次いで、 ＧａＡｓ基板の
裏面にバイアホール形成のマスクとなるフォトレジスト
マスク１０３を形成する（第１図（ｂ））。このフォト
レジストは、例えばＡＺ１３５０Ｊ（商品名、シブレイ
社製）、 ソース電極への位置合わせは赤外線による両
面マスクアライナ−で行う、上記マスクを用いてＲＩＥ
によりＧａＡｓ基板にエツチングを施し、ソース電極１
０２Ｓが露出するようにパイ７ホール１０４を形成する
（第１図（ｃ） ）、次に、上記マスクを除去し、Ｔｉ
層（層厚２００ｏ人）１１． Ａｕ層（層厚ｓｏｏ。
人）１２を連続的に裏面全面に蒸着し、ペレット分離予
定域１２ａ以外に形成されたフォトレジストマスク１３
を用いてＡｕ層をエツチングし、Ｔｉ層を露出させる（
第１−図（ｄ））、 次に、露出したＴｉの表面を例
えば煮沸したＨ２Ｏ２中にて５分間放置しＴｉ酸化膜１
１ａを形成する（第１図（ｅ））。次に、上記マスクを
除去した後、 Ａｕ層１２を電解めっきの陰極電極にし
て、またＴｉ酸化膜１１ａを選択めっきのマスクにして
、Ａｕ層１２に厚めつきを施し、層厚５ｏＩ１ｍのＰＨ
５用金属層１４を形成する（第１図（ｆ））。次に、上
記ＰＨ５用金属Ｅ！Ｊ１４をマスクにしてペレットダイ
シング域１５に形成されているＴｉ酸化膜１１ａ とＴ
ｉ層１１をエツチング液（Ｈ，Ｏ： Ｃ）１３ＣＯＯＨ
： ＨＦ＝５０ ： ５０ ： １）ヲ用イてエツチン
グし、露出したＧａＡｓ基板ｌＯ１をＲＩＥによりエツ
チングを施してペレット分離を行う、その後、接着剤を
、例えばトリクロルエチレンで溶除し、シリコン基板か
らペレットを脱離させる。
定域１２ａ以外に形成されたフォトレジストマスク１３
を用いてＡｕ層をエツチングし、Ｔｉ層を露出させる（
第１−図（ｄ））、 次に、露出したＴｉの表面を例
えば煮沸したＨ２Ｏ２中にて５分間放置しＴｉ酸化膜１
１ａを形成する（第１図（ｅ））。次に、上記マスクを
除去した後、 Ａｕ層１２を電解めっきの陰極電極にし
て、またＴｉ酸化膜１１ａを選択めっきのマスクにして
、Ａｕ層１２に厚めつきを施し、層厚５ｏＩ１ｍのＰＨ
５用金属層１４を形成する（第１図（ｆ））。次に、上
記ＰＨ５用金属Ｅ！Ｊ１４をマスクにしてペレットダイ
シング域１５に形成されているＴｉ酸化膜１１ａ とＴ
ｉ層１１をエツチング液（Ｈ，Ｏ： Ｃ）１３ＣＯＯＨ
： ＨＦ＝５０ ： ５０ ： １）ヲ用イてエツチン
グし、露出したＧａＡｓ基板ｌＯ１をＲＩＥによりエツ
チングを施してペレット分離を行う、その後、接着剤を
、例えばトリクロルエチレンで溶除し、シリコン基板か
らペレットを脱離させる。
上記説明から明らかなように、ペレットダイシング域に
露出した金属を酸化することによりめっき液に対し電気
的絶縁が保たれると同時に、隣接するＰＨ５用金属層同
士は酸化されないＴｉ層ＩＩを介して電気的に導通して
いる。従って、酸化した金属をマスクにしてＰＨ８用金
属の選択めっきが実現できる。
露出した金属を酸化することによりめっき液に対し電気
的絶縁が保たれると同時に、隣接するＰＨ５用金属層同
士は酸化されないＴｉ層ＩＩを介して電気的に導通して
いる。従って、酸化した金属をマスクにしてＰＨ８用金
属の選択めっきが実現できる。
また、本実施例では煮沸した１１□０□中にてＴｉ酸化
膜を形成しているが、陽極酸化法などを用いてＴｉ酸化
膜を形成させても構わない。
膜を形成しているが、陽極酸化法などを用いてＴｉ酸化
膜を形成させても構わない。
以上述べたように、この発明の電界効果トランジスタの
製造方法によれば、半導体基板の裏面にバイアホールを
形成した後、ダイシング領域に形成された金属の酸化膜
を選択めっきのマスクにしてＰＨ５用金属層が選択的に
形成される。従って。
製造方法によれば、半導体基板の裏面にバイアホールを
形成した後、ダイシング領域に形成された金属の酸化膜
を選択めっきのマスクにしてＰＨ５用金属層が選択的に
形成される。従って。
フォトレジストを用いる場合にみられた選択めっき工程
の不安定な点がなく、素子の製造歩留を向上させること
ができる顕著な効果がある。
の不安定な点がなく、素子の製造歩留を向上させること
ができる顕著な効果がある。
第１図（ａ）〜（ｇ）はこの発明にががるＦＥＴの製造
方法の一実施例を工程順に示すいずれも断面図、第２図
（ａ）〜（ｆ）は従来例のＦＥＴの製造方法を工程順に
示すいずれも断面図である。 １１・・・Ｔｉ層（第１の金属層）。 １２・・・Ａｕ層（第２の金属層）、 １１ａ・・・Ｔｉ層の酸化膜（絶縁膜）。
方法の一実施例を工程順に示すいずれも断面図、第２図
（ａ）〜（ｆ）は従来例のＦＥＴの製造方法を工程順に
示すいずれも断面図である。 １１・・・Ｔｉ層（第１の金属層）。 １２・・・Ａｕ層（第２の金属層）、 １１ａ・・・Ｔｉ層の酸化膜（絶縁膜）。
Claims (1)
- 一方の主面にソース電極、ゲート電極、およびドレイ
ン電極が形成された半導体基板を所望の厚さに薄層にす
る工程と、前記半導体基板の他方の主面より前記ソース
電極に達する貫通孔を形成する工程と、前記他方の主面
側に第１の金属を全面に形成する工程と、前記第１の金
属上にペレット分離予定域を除き第２の金属を形成する
工程と、前記分離予定域における第１の金属の露出部を
酸化し絶縁膜を形成する工程と、前記第２の金属をめっ
き用電極として厚めっきを施す工程と、前記絶縁膜と第
１の金属を除去し前記半導体基板を露出させる工程と、
前記露出した半導体基板にエッチングを施してペレット
に分離する工程を含むことを特徴とする電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27339989A JPH03135036A (ja) | 1989-10-20 | 1989-10-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27339989A JPH03135036A (ja) | 1989-10-20 | 1989-10-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135036A true JPH03135036A (ja) | 1991-06-10 |
Family
ID=17527355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27339989A Pending JPH03135036A (ja) | 1989-10-20 | 1989-10-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135036A (ja) |
-
1989
- 1989-10-20 JP JP27339989A patent/JPH03135036A/ja active Pending
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