JPS6232657A - 高周波半導体装置の製造方法 - Google Patents
高周波半導体装置の製造方法Info
- Publication number
- JPS6232657A JPS6232657A JP17177385A JP17177385A JPS6232657A JP S6232657 A JPS6232657 A JP S6232657A JP 17177385 A JP17177385 A JP 17177385A JP 17177385 A JP17177385 A JP 17177385A JP S6232657 A JPS6232657 A JP S6232657A
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- Japan
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- metal layer
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- element isolation
- element isolating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はチップの裏面に放熱用金属層を有する。いわ
ゆるＰＨ５（プレーテッドヒートシンク）構造の高周波
半導体装置の製造方法に関する。
ゆるＰＨ５（プレーテッドヒートシンク）構造の高周波
半導体装置の製造方法に関する。
〔発明の技術的背景およびその問題点〕近年、高周波半
導体装置の高性能化は目覚ましく、その代表的なもので
あるＧａＡｓｔ界効果トランジスタ（以下ＧａＡｓ Ｆ
ＥＴと略称）においても、バイアホールによるソース接
地インダクタンスの低減、オーミック接触抵抗の低減等
の種々の手段によって高性能化が図られている。また、
上記の手段のほかに、熱抵抗の低減によっても高性能化
が図られている。熱抵抗の低減には半導体基板の薄層化
を行なうＰＨ８構造が適用されているが、従来の製造方
法によると素子分離、または裏面への放熱用金属の形成
が困難で、ＰＨ８構造のＧａＡｓ ＦＥＴの生産性は悪
い。
導体装置の高性能化は目覚ましく、その代表的なもので
あるＧａＡｓｔ界効果トランジスタ（以下ＧａＡｓ Ｆ
ＥＴと略称）においても、バイアホールによるソース接
地インダクタンスの低減、オーミック接触抵抗の低減等
の種々の手段によって高性能化が図られている。また、
上記の手段のほかに、熱抵抗の低減によっても高性能化
が図られている。熱抵抗の低減には半導体基板の薄層化
を行なうＰＨ８構造が適用されているが、従来の製造方
法によると素子分離、または裏面への放熱用金属の形成
が困難で、ＰＨ８構造のＧａＡｓ ＦＥＴの生産性は悪
い。
以下、従来の方法によるＰＨ８構造ＧａＡｓ ＦＥＴの
第１の製造方法を第２図によって説明する。
第１の製造方法を第２図によって説明する。
イオン注入、酸化膜形成、真空蒸着、リフトオフ等の従
来技術により、活性層と表面電極配線１０１が形成され
た厚さが４００−のＧａＡｓ半導体基板１０２（以下、
基板と略称）の表面を可溶性樹脂層１０３により板状シ
リコンでなる支持台１０４の上面に接着させたのち、こ
の基板の露出した裏面側からラッピング、ケミカルボリ
ジング、ケミカルエツチング等を施して基板厚を例えば
３０μｍ程度にする（図ａ）。次に素子分離領域に位置
合わせして選択エツチングにより裏面から素子分離領域
の表面に達する素子分離溝１０５を穿設する（図ｂ）。
来技術により、活性層と表面電極配線１０１が形成され
た厚さが４００−のＧａＡｓ半導体基板１０２（以下、
基板と略称）の表面を可溶性樹脂層１０３により板状シ
リコンでなる支持台１０４の上面に接着させたのち、こ
の基板の露出した裏面側からラッピング、ケミカルボリ
ジング、ケミカルエツチング等を施して基板厚を例えば
３０μｍ程度にする（図ａ）。次に素子分離領域に位置
合わせして選択エツチングにより裏面から素子分離領域
の表面に達する素子分離溝１０５を穿設する（図ｂ）。
次に、裏面の全面に例えば層厚が１μｓの金の蒸着金属
層１０６を形成し、 さらに、この蒸着金属層を陰極と
して例えば層厚が５（ｂｕｎの金の厚めつき層１０７を
形成する（図Ｃ）。 その後、素子分離領域の金属層に
選択エツチングを施して個々の素子１０８．１０８・・
・に分離する（図ｄ）。ついで分離した素子を支持台１
０４から取り外して完了する（図ｅ）。
層１０６を形成し、 さらに、この蒸着金属層を陰極と
して例えば層厚が５（ｂｕｎの金の厚めつき層１０７を
形成する（図Ｃ）。 その後、素子分離領域の金属層に
選択エツチングを施して個々の素子１０８．１０８・・
・に分離する（図ｄ）。ついで分離した素子を支持台１
０４から取り外して完了する（図ｅ）。
取上の方法によると、素子分離が困難であるのみならず
、素子分離領域におけるＰ ＨＳ金属の凹形状が素子分
離後も残るため、素子側面の形状が平坦ではなくなり、
組立工程においてチップの取扱いが難しいという欠点が
ある。
、素子分離領域におけるＰ ＨＳ金属の凹形状が素子分
離後も残るため、素子側面の形状が平坦ではなくなり、
組立工程においてチップの取扱いが難しいという欠点が
ある。
次に従来の方法による第２の製造方法を第３図によって
説明する。上記第１の製造方法と同様に裏面にＦＥＴ電
極配線１０１を形成したＧａＡｓ基板１０２を裏面から
ラッピング、ボリシング、ケミカルエツチングによって
基板の厚さを例えば３０ｔ１ｍ程度にし。
説明する。上記第１の製造方法と同様に裏面にＦＥＴ電
極配線１０１を形成したＧａＡｓ基板１０２を裏面から
ラッピング、ボリシング、ケミカルエツチングによって
基板の厚さを例えば３０ｔ１ｍ程度にし。
表面を下向にして例えば粘着テープ１１１に接着し、裏
面から素子分離領域にエツチングを施して表面に達する
素子分離溝１１２を形成したのち、全面に例えば層厚が
１−の金の蒸着金属１１３を形成する（図ａ）。次に、
粘着テープを延ばして素子分離溝１１４を拡げたのち、
前記蒸着金属層１１３上に金めつきを施し素子の裏面か
ら側面にかかる金の厚めつき層１１５を形成する（図ｂ
）。最後に素子１１６．１１６・・・を粘着テープ１１
１から剥離して完了する（図Ｃ）。
面から素子分離領域にエツチングを施して表面に達する
素子分離溝１１２を形成したのち、全面に例えば層厚が
１−の金の蒸着金属１１３を形成する（図ａ）。次に、
粘着テープを延ばして素子分離溝１１４を拡げたのち、
前記蒸着金属層１１３上に金めつきを施し素子の裏面か
ら側面にかかる金の厚めつき層１１５を形成する（図ｂ
）。最後に素子１１６．１１６・・・を粘着テープ１１
１から剥離して完了する（図Ｃ）。
取上の方法によると、素子の裏面にめっきを施すための
電極取り出しが困難であり、生産性が悪い欠点がある、 〔発明の目的〕 この発明は上記の欠点を除去するもので、素子分離およ
びＰＨ５金属の形成が容易で、さらにＰＨ５側面部分が
平坦な形状を有するＰ ＨＳ構造の高周波半導体装置の
製造方法を提供する。
電極取り出しが困難であり、生産性が悪い欠点がある、 〔発明の目的〕 この発明は上記の欠点を除去するもので、素子分離およ
びＰＨ５金属の形成が容易で、さらにＰＨ５側面部分が
平坦な形状を有するＰ ＨＳ構造の高周波半導体装置の
製造方法を提供する。
この発明にかかる高周波半導体装置の製造方法は、ソー
ス、ゲート、ドレインなどの素子電極および素子分離領
域に絶縁膜（１２）が形成されてなる基板（１０２）に
おける前記ソース電極（１１）と これに接続し前記絶
縁膜（１２）を被覆する金属層（１３）からなる金属電
極（１４）を形成する工程と、前記基板に裏面からエツ
チングを施し前記絶縁膜の幅よりも広い幅の素子分離溝
（１５）を形成して前記金属電極（↓ユ）の一部を露出
させる工程と、前記金属電極（１４）を陰極として前記
素子分離溝内に露出した金属電極にめっきを施して基板
厚に等しい層厚の第１の金属層（１６）を形成する工程
と、前記基板（１０２）の裏面に放熱用の第２の金／ｆ
ｉ！（２６）を形成する工程と、前記素子分１１ｉ溝（
１５）内に残った絶縁膜（１２）および金属電極（１４
）にエツチングを施してチップ化する工程を含むことを
特徴とするものである。
ス、ゲート、ドレインなどの素子電極および素子分離領
域に絶縁膜（１２）が形成されてなる基板（１０２）に
おける前記ソース電極（１１）と これに接続し前記絶
縁膜（１２）を被覆する金属層（１３）からなる金属電
極（１４）を形成する工程と、前記基板に裏面からエツ
チングを施し前記絶縁膜の幅よりも広い幅の素子分離溝
（１５）を形成して前記金属電極（↓ユ）の一部を露出
させる工程と、前記金属電極（１４）を陰極として前記
素子分離溝内に露出した金属電極にめっきを施して基板
厚に等しい層厚の第１の金属層（１６）を形成する工程
と、前記基板（１０２）の裏面に放熱用の第２の金／ｆ
ｉ！（２６）を形成する工程と、前記素子分１１ｉ溝（
１５）内に残った絶縁膜（１２）および金属電極（１４
）にエツチングを施してチップ化する工程を含むことを
特徴とするものである。
以下にこの発明の一実施例のＧａＡｓ Ｆ［ＥＴにつき
第１図を参照して説明する。なお、説明において従来と
変わらない部分には図面に従来と同じ符号を付けて示し
説明を省略する６ 厚さが４００ｐの基板１０２に、イオン注入、真空蒸着
、リフトオフ、酸化膜形成等の従来の方法によってＦＥ
Ｔの電極を形成する。 この際、基板上に形成される複
数個のＦＥＴのソース電極１１は素子分離領域に残され
た二酸化珪素膜１２を覆う例えば厚さ１０００人の金の
第１蒸着金属層１３で接続されて金属型極月−が形成さ
れる（図ａ、ｂ）。次に、上記基板１０２をＦＥＴ電極
配線の施された上面を可溶性樹脂層１０３で、板状のシ
リコンの支持台１０４の上面に接着させたのち、この基
板の裏面側からラッピング、ポリシング、ケミカルエツ
チング等を施して基板厚を例えば３０睡程度にする（図
Ｃ）。次に、素子分離領域に位置合わせして選択エツチ
ングにより裏面から二酸化珪素膜１２に達する素子分離
溝１５を穿設する。この穿設には、溶液エツチングまた
はドライエツチング、例えば反応性イオンエツチング（
ＲＩＥ）が用いられる（図ｄ）、この際、素子分離溝１
５はその幅を二酸化珪素膜１２より大きくし、表面のソ
ース電極１１が１０μｓ程度露出するように穿設する６
次に、前記ソース電極１１を含む金属電極一層、を陰極
として上記素子分離溝１５内に露出した表面ソース電極
に金めつきを施し、 基板１０２と等しい厚さの第１−
めっき層１６を形成する（図ｅ）。次に、基板の裏面全
面に真空蒸着により、例えば層厚が１趣の金の第２蒸着
金属層２３を形成し、さらに素子分離溝を例えばフォト
レジスト膜１７で覆うことによって基板裏面に層厚が５
０ｔｍの金の第２めっき層２６を選択的に形成する。こ
の第２めっき層２６は素子の放熱体になる（図ｆ）。次
に、素子分離溝内のフォトレジスト層１７を溶解して除
去し、さらに素子の裏面および側面のめっき層をマスク
として第２蒸着金属層２３（図ｆ）、二酸化珪素膜１２
、第１蒸着金属層１３（図ａ、ｂ）をエツチングによっ
て除去することにより個々の素子１８．１８・・・に分
離する（図ｇ）。次に、可溶性樹脂層１０３を溶解する
ことにより素子を支持台１０４から取り外して完了する
（図ｈ）。
第１図を参照して説明する。なお、説明において従来と
変わらない部分には図面に従来と同じ符号を付けて示し
説明を省略する６ 厚さが４００ｐの基板１０２に、イオン注入、真空蒸着
、リフトオフ、酸化膜形成等の従来の方法によってＦＥ
Ｔの電極を形成する。 この際、基板上に形成される複
数個のＦＥＴのソース電極１１は素子分離領域に残され
た二酸化珪素膜１２を覆う例えば厚さ１０００人の金の
第１蒸着金属層１３で接続されて金属型極月−が形成さ
れる（図ａ、ｂ）。次に、上記基板１０２をＦＥＴ電極
配線の施された上面を可溶性樹脂層１０３で、板状のシ
リコンの支持台１０４の上面に接着させたのち、この基
板の裏面側からラッピング、ポリシング、ケミカルエツ
チング等を施して基板厚を例えば３０睡程度にする（図
Ｃ）。次に、素子分離領域に位置合わせして選択エツチ
ングにより裏面から二酸化珪素膜１２に達する素子分離
溝１５を穿設する。この穿設には、溶液エツチングまた
はドライエツチング、例えば反応性イオンエツチング（
ＲＩＥ）が用いられる（図ｄ）、この際、素子分離溝１
５はその幅を二酸化珪素膜１２より大きくし、表面のソ
ース電極１１が１０μｓ程度露出するように穿設する６
次に、前記ソース電極１１を含む金属電極一層、を陰極
として上記素子分離溝１５内に露出した表面ソース電極
に金めつきを施し、 基板１０２と等しい厚さの第１−
めっき層１６を形成する（図ｅ）。次に、基板の裏面全
面に真空蒸着により、例えば層厚が１趣の金の第２蒸着
金属層２３を形成し、さらに素子分離溝を例えばフォト
レジスト膜１７で覆うことによって基板裏面に層厚が５
０ｔｍの金の第２めっき層２６を選択的に形成する。こ
の第２めっき層２６は素子の放熱体になる（図ｆ）。次
に、素子分離溝内のフォトレジスト層１７を溶解して除
去し、さらに素子の裏面および側面のめっき層をマスク
として第２蒸着金属層２３（図ｆ）、二酸化珪素膜１２
、第１蒸着金属層１３（図ａ、ｂ）をエツチングによっ
て除去することにより個々の素子１８．１８・・・に分
離する（図ｇ）。次に、可溶性樹脂層１０３を溶解する
ことにより素子を支持台１０４から取り外して完了する
（図ｈ）。
なお、上記において、図８９図すによって説明した第１
蒸着金属層１３は層厚が１０００人の金属を例示したが
これに限られるものでなく、後の素子分離工程において
エツチングで除去することが困難でない程度の厚さの金
属層であればよい。また。
蒸着金属層１３は層厚が１０００人の金属を例示したが
これに限られるものでなく、後の素子分離工程において
エツチングで除去することが困難でない程度の厚さの金
属層であればよい。また。
素子分離領域に形成した絶縁膜として二酸化珪素膜を例
示したが、これに限られるものではなく、窒化珪素（Ｓ
１３ Ｎ４ ）膜、あるいはポリイミド樹脂などの絶縁
物を使用してもこの発明の効果を損うことはない。
示したが、これに限られるものではなく、窒化珪素（Ｓ
１３ Ｎ４ ）膜、あるいはポリイミド樹脂などの絶縁
物を使用してもこの発明の効果を損うことはない。
なお、上記実施例ではソース電極と素子分離領域の絶縁
膜を覆う金属層とを接続しであるが、このように接続し
なくてもこの発明は有効である。
膜を覆う金属層とを接続しであるが、このように接続し
なくてもこの発明は有効である。
さらに、この発明は実施例で説明したＰＨ３構造のＧａ
Ａｓ ＦＥＴに限られず、ソース電極を基板の貫通孔を
通して接地する、いわゆるバイアホール構造のＧａＡｓ
ＦＥＴにも適用でき、さらにＧａＡｓ以外の半導体装
置、あるいはマイクロ波モノリシックＩＣ（ＭＭＩＣ）
にも適用でき同様の効果が期待できる。
Ａｓ ＦＥＴに限られず、ソース電極を基板の貫通孔を
通して接地する、いわゆるバイアホール構造のＧａＡｓ
ＦＥＴにも適用でき、さらにＧａＡｓ以外の半導体装
置、あるいはマイクロ波モノリシックＩＣ（ＭＭＩＣ）
にも適用でき同様の効果が期待できる。
以上述べたようにこの発明によれば、素子分離は素子裏
面および素子側面に形成された金の厚めつき層をマスク
として素子分離溝内の薄い金属層と絶縁膜をエツチング
するという簡単な工程で行なうことができる。
面および素子側面に形成された金の厚めつき層をマスク
として素子分離溝内の薄い金属層と絶縁膜をエツチング
するという簡単な工程で行なうことができる。
また、ＦＥＴチップの側面もＰＨ８金属層が取り囲んで
いるので、組立工程においてチップの取扱いが容易で歩
留が向上するとともに、上記実施例に示されるように、
ソース電極と素子分離領域上の金属層を接続する方法を
採る場合には、表面ソース電極はチップ側面のＰＨ８金
属によって裏面金属層と接続されるためにソース接地イ
ンダクタンスが低減する効果もある。
いるので、組立工程においてチップの取扱いが容易で歩
留が向上するとともに、上記実施例に示されるように、
ソース電極と素子分離領域上の金属層を接続する方法を
採る場合には、表面ソース電極はチップ側面のＰＨ８金
属によって裏面金属層と接続されるためにソース接地イ
ンダクタンスが低減する効果もある。
取上により、熱抵抗が低減されたＰＨ３構造のＧａＡｓ
ＦＥＴが良好な歩留りで製造でき高性能化を図ること
ができる顕著な利点がある。
ＦＥＴが良好な歩留りで製造でき高性能化を図ること
ができる顕著な利点がある。
第１図（ａ）〜（ｈ）はこの発明の一実施例のＰＨ３構
造のＧａＡｓ ＦＥＴの製造方法を工程順に示す図（ａ
）は上面図１図（ｂ）〜（ｈ）はいずれも断面図、第２
図（ａ） 〜（ｅ）は従来のＰＨ３構造のＧａＡｓ Ｆ
ＥＴの製造方法を工程順に示すいずれも断面図、第３図
（ａ）〜（ｃ）は従来のＰＨ８構造のＧａＡｓ ＦＥＴ
の製造方法を工程順に示すいずれも断面図である。 １１・・・・・・・・・ソース電極 １２・・・・・・・・・二酸化珪素膜 １３・・・・・・・・・第１蒸着金属層旦・・・・・・
・・・金属電極 １５・・・・・・・・・素子分離溝 １６・・・・・・・・・第１めっき層 １７・・・・・・・・・フォトレジスト層１８・・・・
・・・・・素子 ２３・・・・・・・・・第２蒸着金属層２６・・・・・
・・・・第２めっき層 １０２・・・・・・・・・基板 １０３・・・・・・・・・可溶性樹脂層１０４・・・・
・・・・・支持台 代理人 弁理士 井 上 −男 ｔｃＬ） 。 第 １ 図 第１図 ／′８１！′ 箪１図
造のＧａＡｓ ＦＥＴの製造方法を工程順に示す図（ａ
）は上面図１図（ｂ）〜（ｈ）はいずれも断面図、第２
図（ａ） 〜（ｅ）は従来のＰＨ３構造のＧａＡｓ Ｆ
ＥＴの製造方法を工程順に示すいずれも断面図、第３図
（ａ）〜（ｃ）は従来のＰＨ８構造のＧａＡｓ ＦＥＴ
の製造方法を工程順に示すいずれも断面図である。 １１・・・・・・・・・ソース電極 １２・・・・・・・・・二酸化珪素膜 １３・・・・・・・・・第１蒸着金属層旦・・・・・・
・・・金属電極 １５・・・・・・・・・素子分離溝 １６・・・・・・・・・第１めっき層 １７・・・・・・・・・フォトレジスト層１８・・・・
・・・・・素子 ２３・・・・・・・・・第２蒸着金属層２６・・・・・
・・・・第２めっき層 １０２・・・・・・・・・基板 １０３・・・・・・・・・可溶性樹脂層１０４・・・・
・・・・・支持台 代理人 弁理士 井 上 −男 ｔｃＬ） 。 第 １ 図 第１図 ／′８１！′ 箪１図
Claims (1)
- ソース、ゲート、ドレインなどの素子電極および素子分
離領域に絶縁膜が形成されてなる半導体基板において、
前記ソース電極とこれに接続し前記絶縁膜を被覆する金
属層からなる金属電極を形成する工程と、前記半導体基
板に裏面からエッチングを施し前記絶縁膜の幅よりも広
い幅の素子分離溝を形成して前記金属電極の一部を露出
させる工程と、前記金属電極を陰極として前記素子分離
溝内に露出した金属電極にめっきを施し半導体基板厚に
等しい層厚の第１の金属層を形成する工程と、前記半導
体基板の裏面に第２の金属層を形成する工程と、前記素
子分離溝内に残った絶縁膜および金属電極にエッチング
を施してチップ化する工程を含むことを特徴とする高周
波半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17177385A JPS6232657A (ja) | 1985-08-06 | 1985-08-06 | 高周波半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17177385A JPS6232657A (ja) | 1985-08-06 | 1985-08-06 | 高周波半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232657A true JPS6232657A (ja) | 1987-02-12 |
Family
ID=15929411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17177385A Pending JPS6232657A (ja) | 1985-08-06 | 1985-08-06 | 高周波半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232657A (ja) |
-
1985
- 1985-08-06 JP JP17177385A patent/JPS6232657A/ja active Pending
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