DE102008037835B4 - Elektronische Komponente mit Pufferschicht, Herstellungsverfahren dafür und Halbleiteranordnung mit Puffermitteln - Google Patents

Elektronische Komponente mit Pufferschicht, Herstellungsverfahren dafür und Halbleiteranordnung mit Puffermitteln Download PDF

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Abstract

Elektronische Komponente, umfassend: ein Metallsubstrat; einen Halbleiter-Chip, der für eine Anbringung einer gesamten unteren Oberfläche des Halbleiter-Chips an dem Metallsubstrat ausgelegt ist; und eine zwischen dem Metallsubstrat und der unteren Oberfläche des Halbleiter-Chips positionierte Pufferschicht, die dafür ausgelegt ist, den Halbleiter-Chip und das Metallsubstrat mechanisch zu entkoppeln, und aus einem Metall gebildet ist, das dehnbarer ist als das Metall des Metallsubstrats, wobei sich die Pufferschicht über weniger als eine gesamte untere Oberfläche des Halbleiter-Chips erstreckt und der Halbleiter-Chip sowohl an das Metallsubstrat als auch an die Pufferschicht gebondet ist.

Description

  • Stand der Technik
  • Bei Halbleiterkapselungen, die einen auf einem Substrat angebrachten Halbleiter-Chip enthalten, kommt es zu dem Problem der Bruchbildung an den Grenzflächen zwischen den verschiedenen Materialien der Kapselung. Herkömmliche Verfahren zur Anbringung von Halbleiter-Chips an einem Substrat, wie etwa einer Chip-Kontaktstelle, umfassen Kleben, Löten und Legierungsverfahren. Eine neuere Anbringungstechnik ist das Diffusionsweichlöten. Im Vergleich zu den anderen Verfahren ergibt Diffusionsweichlöten eine höhere mechanische Robustheit und eine bessere thermische Leistungsfähigkeit. Auf der Basis der höheren mechanischen Stabilität der Chip-Anbringung zeigen diffusionsweichgelötete Einheiten ein verbessertes Verhalten in bezug auf Lotbruch und Alterung. Thermischer Schwund kann jedoch in mit Diffusionsweichlötung verarbeiteten Anordnungen Brüche in dem Silizium verursachen. Während der thermischen Wechselbelastung der Komponente treten an den Grenzflächen aufgrund des Unterschieds der Wärmeausdehnungskoeffizienten zwischen den verschiedenen Materialien zum Beispiel zwischen der Chip-Kontaktstelle eines Metallanschlusskamms und einem Halbleiter-Chip Anspannungen auf. Diese Anspannung kann zu der Bildung von Brüchen und sogar zu einer völligen Delaminierung des Chips von der Chip-Kontaktstelle führen.
  • Thermische Fehlanpassung ist ein Problem für Halbleiter-Chips, die durch Diffusionsweichlötung an einem Metallsubstrat angebracht werden. Bei diesen Kapselungen werden die Halbleiter-Chips durch die Bindung zwischen der rückseitigen Oberfläche des Chips und dem Substrat elektrisch mit dem Metallsubstrat verbunden. Eine Diffusionsweichlötbindung hat den Vorteil, dass eine dünne Bindungsstruktur (z. B. etwa 10 μm) bereitgestellt wird. Dadurch verbessert sich die Wärmeableitung, und es kann auch die Größe der Kapselung reduziert werden. Da die Bindungsstruktur dünn ist, kann sie jedoch die Anspannung, die aufgrund der Fehlanpassung der Wärmeausdehnungskoeffizienten entsteht, weniger gut absorbieren. Thermische Fehlanpassung ist auch ein Problem für andere metallische Chipverbindungstechniken.
  • Es ist bekannt, direkt auf der Rückseite des Halbleiter-Chips oder der Vorderseite einer Chip-Kontaktstelle eine Pufferschicht anzuordnen. Die Pufferschicht ist in der Regel eine dehnbare Metallschicht, die Anspannung absorbiert und den Halbleiter-Chip und die Chip-Kontaktstelle dadurch mechanisch entkoppelt. Existierende Anwendungen verwenden Vollflächen-Metallplattierung (z. B. Ag, Ni/NiP, Au) für die Pufferschicht. Bei diesen Anwendungen erstreckt sich die Pufferschicht über die gesamte untere Oberfläche des Halbleiter-Chips. Durch Verwendung von Chip-Kontaktstellenplattierung wird das Auftreten von Siliziumbrüchen reduziert, da das Plattierungsmetall dehnbarer als das Kupferbasismaterial der Chip-Kontaktstelle ist. Ein Nachteil von Plattierungsmetallen wie etwa Ag/Ni/NiP und Au ist jedoch ihre schlechte Benetzbarkeit und Lötbarkeit im Vergleich zu Kupferoberflächen. Die Interdiffusion und intermetallische Phasenbildung mit den zinnhaltigen Lotlegierungen (die typischerweise bei der Diffusionsweichlötung verwendet werden) ist bei diesen Plattierungsmetallen kleiner als für Kupfer.
  • Für Anwendungen, bei denen es erwünscht ist, eine vollflächige lückenfreie Chip-Anbringung mit entsprechender thermischer und elektrischer Leitfähigkeit zu bekommen, werden blanke Kupferchip-Kontaktstellen ohne Plattierung verwendet. Da bei diesen Anwendungen keine Pufferplattierung verwendet wird, sind Chipdicke und Chipgröße begrenzt, um horizontale Brüche in dem Silizium zu verhindern.
  • DE 10 2004 058 878 A1 und DE 42 35 908 A1 schlagen eine dreidimensionale Strukturierung eines Metallträgers vor, auf den ein Chip rückseitig verlötet werden soll. Durch eine derartige Riffelung oder Inselbildung soll ein seitlicher Lotaustritt beim Verlöten des Chips mit dem Träger vermieden werden. Eine Plattierung erfolgt nicht.
  • US 2004/0130009 A1 offenbart eine Plattierung einer Rückseite eines Chips, die zur Verlötung mit einem Substrat bestimmt ist. Eine Chip-Vorderseite wird über Löthöcker selektiv mit einem Leadframe verlötet.
  • US 5 729 561 A und US 2004/0224440 A1 offenbaren das Anbringen eines Halbleiter-Lasers auf einem Träger, wobei eine Verlötung einer abstrahlenden Fläche vermieden wird.
  • Kurzfassung
  • Eine Ausführungsform schafft eine elektronische Komponente mit einem Metallsubstrat, einem für Anbringung an dem Metallsubstrat ausgelegten Halbleiter-Chip und einer zwischen dem Metallsubstrat und dem Halbleiter-Chip angeordneten Pufferschicht, die dafür ausgelegt ist, den Halbleiter-Chip und das Metallsubstrat mechanisch zu entkoppeln. Die Pufferschicht erstreckt sich über weniger als die gesamte untere Oberfläche des Halbleiter-Chips.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen sollen ein weiteres Verständnis der vorliegenden Erfindung geben. Die Zeichnungen zeigen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1 ist ein Diagramm einer Seitenansicht eines an einem Substrat angebrachten Halbleiter-Chips, wobei sich ein horizontaler Bruch aufgrund des thermischen Schwunds des Substrats durch den Chip ausbreitet.
  • 2 ist ein Diagramm einer Seitenansicht eines an einem Substrat angebrachten Halbleiter-Chips und der Delamination des Chips von dem Substrat aufgrund des thermischen Schwunds des Substrats.
  • 3 ist ein Diagramm einer Seitenansicht eines an einem Substrat angebrachten Halbleiter-Chips mit einer Pufferschicht gemäß einer Ausführungsform.
  • 4A ist ein Diagramm einer Draufsicht eines Substrats mit einer darauf gebildeten Pufferschicht gemäß einer Ausführungsform.
  • 4B ist ein Diagramm des in 4A gezeigten Substrats nach der Anbringung eines Halbleiter-Chips an dem Substrat gemäß einer Ausführungsform.
  • 5A ist ein Diagramm einer Draufsicht eines Substrats mit einer darauf gebildeten Pufferschicht gemäß einer anderen Ausführungsform.
  • 5B ist ein Diagramm des in 5A gezeigten Substrats nach der Anbringung eines Halbleiter-Chips an dem Substrat gemäß einer Ausführungsform.
  • 6 ist ein Diagramm einer Querschnittsansicht einer Halbleiterkapselung gemäß einer Ausführungsform.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen verwiesen, die einen Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres” usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keine Weise einschränkend.
  • 1 ist ein Diagramm einer Seitenansicht eines an einem Substrat 104 angebrachten Halbleiter-Chips 102, wobei sich ein horizontaler Bruch aufgrund des thermischen Schwunds des Substrats 104 durch den Chip 102 ausbreitet. Ohne Pufferschicht zwischen dem Chip 102 und dem Substrat 104 verursacht (durch die Pfeile 112 angedeuteter) thermischer Schwund des Substrats 104 (durch Pfeile 108 angedeutete) Zugspannung in dem Chip 102. Die Zugspannung verursacht, dass sich ein Bruch 106 am Rand des Chips 102, wie durch den Pfeil 110 angedeutet, durch den Chip 102 ausbreitet. Wie in 1 dargestellt, werden, wenn Defekte in der Seitenwand eines Halbleiter-Chips vorliegen, wie etwa ein Bruch 106 in dem Chip 102, thermomechanische Anspannungen sogar noch kritischer und können ohne Pufferschicht zu einem horizontalen Brechen beginnend an den Chipseitenwänden führen.
  • 2 ist ein Diagramm einer Seitenansicht eines an einem Substrat 204 angebrachten Halbleiter-Chips 202 und der Delamination des Chips 202 von dem Substrat 204 aufgrund des thermischen Schwunds des Substrats 204. Ohne Pufferschicht zwischen dem Chip 202 und dem Substrat 204 verursacht (durch die Pfeile 212 angedeuteter) thermischer Schwund des Substrats 204 (durch Pfeile 208 angedeutete) Zugspannung in dem Chip 202. Die Zugspannung bewirkt, dass der Rand 206 des Chips 202 beginnt, sich von dem Substrat 204 zu delaminieren, und die Delaminierung breitet sich, wie durch den Pfeil 210 angedeutet, durch die Grenzfläche zwischen dem Chip 202 und dem Substrat 204 aus.
  • 3 ist ein Diagramm einer Seitenansicht eines an einem Substrat 304 angebrachten Halbleiter-Chips 302 mit einer Pufferschicht 314 gemäß einer Ausführungsform. Bei einer Ausführungsform enthält die Pufferschicht 314 mehrere Pufferschichtelemente 314A–314B (die zusammen als Pufferschicht 314 oder Pufferschichtelemente 314) bezeichnet werden), die auf dem Substrat 304 gebildet sind. Bei der dargestellten Ausführungsform ist an jeder der vier Ecken des Chips 302 (siehe 4A) ein Pufferschichtelement 314 vorgesehen, obwohl in 3 nur zwei Pufferschichtelemente 314 sichtbar sind. Die Pufferschicht 314 erstreckt sich nicht über eine gesamte untere Oberfläche des Halbleiter-Chips 302. Bei dieser Ausführungsform sind die Ecken des Chips 302 an die Pufferschichtelemente 314 gebondet, und die übrigen Teile der unteren Oberfläche des Chips 302 sind direkt an das Substrat 304 gebondet.
  • Bei einer Ausführungsform werden Pufferschichtelemente 314 selektiv an Orten aufgebracht, die eine hohe Anspannungskonzentration aufweisen, um Anspannung zu reduzieren und dabei zu helfen, Siliziumbruch zu vermeiden. Die höchste Anspannungskonzentration liegt typischerweise in der Nähe der Ecken des Chips 302 vor. Die Pufferung oder mechanische Entkopplung durch die Pufferschichtelemente 314 ist somit wirksam, indem sie an diesen Orten angeordnet wird. Die Pufferschichtelemente 314, die zwischen dem Chip 302 und dem Substrat 304 angeordnet werden, verringern die (durch die Pfeile 308 angedeutete) Zugspannung, die durch den (durch die Pfeile 312 angedeuteten) thermischen Schwund des Substrats 304 verursacht wird. Somit helfen die Pufferschichtelemente 314 dabei, zu verhindern, dass die Zugspannung eine Delaminierung des Chips 302 von dem Substrat 304 verursacht, und helfen dabei, zu verhindern, dass etwaige Brüche an den Seitenwänden des Chips 302 sich durch den Chip 302 ausbreiten.
  • Bei einer Ausführungsform werden auf dem Substrat 304 Pufferschichtelemente 314 durch einen physikalischen, chemischen oder elektrochemischen Prozess als kontinuierliche Schicht abgelagert und dann wird Strukturierung (z. B. Lithographie und selektives Ätzen) angewandt, um Pufferschichtmaterial selektiv zu entfernen (z. B. mindestens einen Mittelteil der kontinuierlichen Schicht zu entfernen), wodurch die Pufferschichtelemente 314 zurückbleiben. Bei einer Ausführungsform wird der Chip 302 dann durch Diffusionsweichlöten an dem Substrat 304 und den Pufferschichtelementen 314 angebracht. Bei einer anderen Ausführungsform wird für die Anbringung eine andere Lötverbindungstechnik (z. B. Weichlöten oder eutektisches Bonden) verwendet.
  • Bei einer anderen Ausführungsform werden die Pufferschichtelemente 314 direkt gebildet, ohne dass Strukturieren notwendig ist, indem ein Elektroplattierungs-, oder Druckprozess verwendet wird. Bei einer weiteren Ausführungsform werden die Pufferschichtelemente 314 auf Wafer-Niveau auf der Rückseite des Halbleiter-Chips auf einem Wafer gebildet. Der Wafer-Chip wird dann zu einzelnen Halbleiter-Chips zerteilt, und die Halbleiter-Chips mit den darauf gebildeten Pufferschichtelementen 314 werden jeweils an einem Substrat 304 angebracht. Bei einer Ausführungsform werden die Pufferschichtelemente 314 durch Diffusionsweichlöten oder eine andere metallische Chipverbindungstechnik an dem Substrat 304 angebracht.
  • Bei einer Ausführungsform ist der Halbleiter-Chip 302 ein Chip aus Silizium (Si), und das Substrat 304 ist eine Chip-Kontaktstelle aus Kupfer (Cu) oder Kupferlegierung. Da die Pufferschichtelemente 314 bei der dargestellten Ausführungsform an den Ecken des Halbleiter-Chips 302 angeordnet sind und nicht über die gesamte untere Oberfläche des Chips 302 hinweg, bleibt der größte Teil der oberen Oberfläche des Substrats 304 blankes Kupfer, das im Hinblick auf Reaktivität in bezug auf Zinnlegierungslote ein geeignetes Substrat ist. Das Zinn (Sn) aus dem Lot 316 und das Kupfer des Substrats 304 bilden stabile und zuverlässige intermetallische Phasen. Das Kupfer des Substrats 304 besitzt eine hohe Diffusions- und Phasenformationsrate mit dem Diffusionslot 316, was zu einem gewünschten Benetzungs- und Verbindungsverhalten des Lots 316 und des Substrats 304 führt.
  • Die Wahl eines richtigen Materials für die Pufferschichtelemente 314 hängt von den folgenden Kriterien ab: (1) zum Diffusionsweichlöten sollte die Verbindung des Lots 316 und der Pufferschichtelemente 314 zu der Bildung zuverlässiger intermetallischer Phasen und Grenzflächen führen; und (2) der Elastizitätsmodul (E-Modul) der Pufferschichtelemente 314 sollte an die Verbindungspartner (z. B. Silizium des Chips 302 und Kupfer des Substrats 304) angepasst sein, um die thermomechanische Anspannung in dem System aufgrund der Fehlanpassung des Wärmeausdehnungskoeffizienten zu Puffern. Bei einer Ausführungsform handelt es sich bei den Pufferschichtelementen 314 um ein dehnbares Metall. Bei einer Ausführungsform handelt es sich bei den Pufferschichtelementen 314 um die Elemente Silber (Ag), Indium (In), Platin (Pt), Eisen (Fe), Gold (Au), Palladium (Pd) oder Nickel (Ni). Bei einer anderen Ausführungsform sind die Pufferschichtelemente 314 Mehrschichtstrukturen, wie etwa ein Mehrschichtstapel aus Ni/Pd/Au. Bei einer Ausführungsform sind die Pufferschichtelemente 314 0,5 μm bis 5 μm dick, also dünn genug, um im wesentlichen die Oberflächenflachheit des Substrats 304 aufrechtzuerhalten.
  • Die Pufferschichtelemente 314 sind besonders für einen diffusionsweichgelöteten Chip 302 und das Substrat 304 vorteilhaft, da die Pufferschichtelemente 314 die Bruchbeständigkeit des Chips 302 vergrößern. Die intrinsische Anspannung in der Anordnung hängt von dem Dickenverhältnis des Chips 302 zu dem Substrat 304 ab. Die Anspannung kann kritisch sein, wenn der Chip 302 und das Substrat 304 etwa dieselbe Dicke aufweisen. Bei einer Ausführungsform weisen der Chip 302 und das Substrat 304 jeweils eine Dicke von 0,2 mm bis 0,4 mm auf.
  • 4A ist ein Diagramm einer Draufsicht des Substrats 304 vor der Anbringung des Halbleiter-Chips 302 gemäß einer Ausführungsform. Wie in 4A gezeigt, werden auf einer oberen Oberfläche des Substrats 304 vier getrennte und verschiedene Pufferschichtelemente 314A–314D gebildet. 4B ist ein Diagramm des in 4A gezeigten Substrats 304 nach der Anbringung des Halbleiter-Chips 302 an dem Substrat 304 gemäß einer Ausführungsform. Da sich Pufferschichtelemente 314 nur über einen Teil der unteren Oberfläche des Halbleiter-Chips 302 erstrecken (d. h. die Elemente 314 kontaktieren nur die Ecken des Halbleiter-Chips 302 in der dargestellten Ausführungsform), bleibt der größte Teil der unteren Oberfläche des Chips 302 frei für ein direktes Anlöten an das Substrat 304.
  • 5A ist ein Diagramm einer Draufsicht eines Substrats 502 mit einer darauf gebildeten Pufferschicht 504 gemäß einer anderen Ausführungsform. Die Pufferschicht 504 enthält vier Pufferschichtelemente oder Streifen 504A–504D, die ein Rechteck auf der oberen Oberfläche des Substrats 502 bilden. 5B ist ein Diagramm des in 5A gezeigten Substrats 502 nach der Anbringung eines Halbleiter-Chips 506 an dem Substrat gemäß einer Ausführungsform. Da die Pufferschichtelemente 504 nur die Ränder des Halbleiter-Chips 506 bei der dargestellten Ausführungsform kontaktieren, bleibt der größte Teil der unteren Oberfläche des Chips 506 frei für ein direktes Anlöten an das Substrat 304.
  • Bei einer Ausführungsform führen die Pufferschichtelemente 504 dieselben Funktionen aus, weisen dieselben Eigenschaften auf und werden durch dieselben Prozesse wie Pufferschichtelemente 314 gebildet, die oben beschrieben wurden, mit der Ausnahme, dass die Pufferschichtelemente 504 eine kontinuierliche Grenze bilden, die sich entlang der vier Ränder eines Halbleiter-Chips erstrecken, während die Pufferschichtelemente 314 diskrete Elemente sind, die an den Ecken eines Halbleiter-Chips angeordnet werden. Die Pufferschichtelemente 504 ergeben mehr Minderung mechanischer Anspannung als die Pufferschichtelemente 314 zu Lasten einer Reduktion der Fläche unter dem Halbleiter-Chip, die direkt an das Substrat angebracht werden kann.
  • 6 ist ein Diagramm einer Querschnittsansicht einer Halbleiterkapselung 600 gemäß einer Ausführungsform. Die Halbleiterkapselung 600 enthält einen Halbleiter-Chip 602 und einen Anschlusskamm 604. Der Anschlusskamm 604 enthält eine Chip-Kontaktstelle 606 und mehrere Anschlussfinger 608. Bei einer Ausführungsform umfasst der Halbleiter-Chip 602 eine Vertikal-Leistungsanordnung, wie etwa einen IGBT, einen MOSFET, eine Schottky-Diode oder eine PIN-Diode.
  • Bei der dargestellten Ausführungsform ist der Halbleiter-Chip 602 eine Leistungs-MOSFET-Anordnung, die Silizium umfasst. Die Rückseite 610 des Halbleiter-Chips 602 enthält die Drain-Elektrode des MOSFET und wird durch eine Mehrschicht-Verbindungsstruktur 612 an der Chip-Kontaktstelle 606 des Anschlusskamms 604 angebracht und elektrisch damit verbunden. Die Oberseite 614 des Halbleiter-Chips 602 wird durch mehrere Bonddrähte 616 elektrisch mit mehreren der Anschlussfinger 608 des Anschlusskamms 604 verbunden. Der Halbleiter-Chip 602, die Chip-Kontaktstelle 606, die Bonddrähte 616 und die inneren Teile der Anschlussfinger 608 werden in einem Epoxidharz 618 eingekapselt, der das Gehäuse der Halbleiterkapselung 600 bereitstellt. Die äußeren Teile der Anschlussfinger 608 stehen aus dem Kunststoffgehäuse 618 vor und stellen die externen Kontakte der Kapselung 600 bereit.
  • Die Verbindungsstruktur 612 enthält eine Kontaktschicht 620, eine Barrierenschicht 622 und eine Diffusionsweichlötschicht 624. Die Kontaktschicht 620 ist auf der Rückseite 610 des Halbleiter-Chips 602 angeordnet. Die Kontaktschicht 620 stellt einen Ohmschen Kontakt an der rückseitigen Oberfläche 610 des Halbleiter-Chips 602 bereit. Die Barrierenschicht 622 ist auf der Kontaktschicht 620 angeordnet. Die Barrierenschicht 622 stellt eine Diffusionsbarriere zwischen der Kontaktschicht 620 und der Diffusionsweichlötschicht 624 bereit. Bei einer Ausführungsform ist die Diffusionsbarrierenschicht 622 eine Metallschicht, wie zum Beispiel eine Titanschicht. Die Diffusionsweichlötschicht 624 ist auf der Barrierenschicht 622 angeordnet.
  • Bei einer Ausführungsform wird die Verbindungsstruktur 612 durch Vakuumablagerung der Schichten auf die rückseitige Oberfläche eines Silizium-Wafers produziert. Die rückseitige Oberfläche ist definiert als die Oberfläche, die an die Chip-Kontaktstelle anzubringen ist. Bei einer Ausführungsform werden die Kontaktschicht 620, die Diffusionsbarrierenschicht 622 und die Diffusionsweichlötschicht 624 durch thermische Aufdampfung, E-Beam-Aufdampfung, Gleichstrom-Sputtern oder HF-Sputtern abgelagert.
  • Auf einer oberen Oberfläche 630 der Chip-Kontaktstelle 606 werden mehrere Pufferschichtelemente 628A und 628B (zusammen als Pufferschichtelemente 628 bezeichnet) abgelagert. Die Pufferschichtelemente 628 ergeben eine mechanische Entkopplung des Halbleiter-Chips 602 von der Chip-Kontaktstelle 606. Bei der dargestellten Ausführungsform wird in jeder der vier Ecken des Chips 602 ein Pufferschichtelement 628 vorgesehen, obwohl in 6 nur zwei Pufferschichtelemente 628 sichtbar sind.
  • Der Halbleiter-Chip 602 wird durch Platzierung der Diffusionsweichlötschicht 624 auf der oberen Oberfläche 630 der Chip-Kontaktstelle 606 und Erwärmen des Halbleiter-Chips 602 und der Chip-Kontaktstelle 606 dergestalt, dass die intermetallischen Phasen 626 an der Grenzfläche zwischen der oberen Oberfläche 630 der Chip-Kontaktstelle 606 und der Diffusionsweichlötschicht 624 und der Grenzfläche zwischen den Pufferschichtelementen 628 und der Diffusionsweichlötschicht 624 gebildet werden, an der Chip-Kontaktstelle 606 angebracht. Der Halbleiter-Chip 602 wird durch die intermetallischen Phasen 626 mechanisch an der Chip-Kontaktstelle 606 des Anschlusskamms 604 angebracht und elektrisch damit verbunden.
  • Bei einer Ausführungsform umfasst die Diffusionsweichlötschicht 624 ein Diffusionsweichlötmaterial, das bei einer Temperatur von ungefähr 200°C bis ungefähr 400°C intermetallische Phasen mit dem Material der Chip-Kontaktstelle 606 bildet. Bei einer Ausführungsform umfasst die Diffusionsweichlötschicht 624 AuSn, AgSn, InSn oder CuSn, und die Chip-Kontaktstelle 606 umfasst Kupfer oder eine Kupferlegierung.
  • Die zwischen dem Chip 602 und der Chip-Kontaktstelle 606 angeordneten Pufferschichtelemente 628 verringern die durch thermischen Schwund der Chip-Kontaktstelle 606 verursachte Anspannung. Somit helfen die Pufferschichtelemente 628 dabei, zu verhindern, dass die Anspannung eine Delaminierung des Chips 602 von der Chip-Kontaktstelle 606 verursacht, und helfen dabei, zu verhindern, dass sich etwaige Brüche an den Seitenwänden des Chips 602 durch den Chip 602 ausbreiten.

Claims (32)

  1. Elektronische Komponente, umfassend: ein Metallsubstrat; einen Halbleiter-Chip, der für eine Anbringung einer gesamten unteren Oberfläche des Halbleiter-Chips an dem Metallsubstrat ausgelegt ist; und eine zwischen dem Metallsubstrat und der unteren Oberfläche des Halbleiter-Chips positionierte Pufferschicht, die dafür ausgelegt ist, den Halbleiter-Chip und das Metallsubstrat mechanisch zu entkoppeln, und aus einem Metall gebildet ist, das dehnbarer ist als das Metall des Metallsubstrats, wobei sich die Pufferschicht über weniger als eine gesamte untere Oberfläche des Halbleiter-Chips erstreckt und der Halbleiter-Chip sowohl an das Metallsubstrat als auch an die Pufferschicht gebondet ist.
  2. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht mehrere separate und verschiedene Pufferschichtelemente umfasst.
  3. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht vier separate und verschiedene Pufferschichtelemente umfasst.
  4. Elektronische Komponente nach Anspruch 3, wobei jedes der Pufferschichtelemente neben einer Ecke des Halbleiter-Chips positioniert wird.
  5. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht mehrere Pufferschichtstreifen umfasst.
  6. Elektronische Komponente nach Anspruch 5, wobei die Pufferschichtstreifen vier in einer rechteckigen Form positionierte Streifen enthalten.
  7. Elektronische Komponente nach Anspruch 6, wobei jeder der Streifen neben einem Rand des Halbleiter-Chips positioniert ist.
  8. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht Ag, In, Pt, Fe, Au, Pd oder Ni umfasst.
  9. Elektronische Komponente nach Anspruch 8, wobei das Substrat Cu oder eine Kupferlegierung umfasst und der Halbleiter-Chip Si umfasst.
  10. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht etwa 0,5 bis 5 μm dick ist.
  11. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht einen Mehrschichtstapel umfasst.
  12. Elektronische Komponente nach Anspruch 11, wobei der Mehrschichtstapel eine Ni-Schicht, eine Pd-Schicht und eine Au-Schicht enthält.
  13. Elektronische Komponente nach Anspruch 1, wobei der Halbleiter-Chip durch Diffusionsweichlöten an dem Metallsubstrat angebracht wird.
  14. Elektronische Komponente nach Anspruch 1, wobei der Halbleiter-Chip durch Diffusionsweichlöten an dem Metallsubstrat und der Pufferschicht angebracht wird.
  15. Elektronische Komponente nach Anspruch 1, wobei der Halbleiter-Chip durch Weichlöten oder eutektisches Bonden an dem Metallsubstrat und der Pufferschicht angebracht wird.
  16. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht als kontinuierliche Schicht auf dem Metallsubstrat abgelagert und geätzt wird, um mindestens einen Mittelteil der kontinuierlichen Schicht zu entfernen.
  17. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht durch einen Elektroplattierungs- oder Druckprozess gebildet wird.
  18. Elektronische Komponente nach Anspruch 1, wobei die Pufferschicht auf einer Rückseite des Halbleiter-Chips mit einem Prozess auf Wafer-Ebene gebildet wird.
  19. Elektronische Komponente nach Anspruch 1, wobei das Metallsubstrat eine Chip-Kontaktstelle eines Anschlusskamms ist.
  20. Elektronische Komponente nach Anspruch 1, wobei der Halbleiter-Chip eine Vertikal-Leistungsanordnung umfasst.
  21. Verfahren zum Anbringen einer unteren Oberfläche eines Halbleiter-Chips an einem Metallsubstrat, mit den folgenden Schritten: Bereitstellen einer zwischen dem Metallsubstrat und dem Halbleiter-Chip positionierten Pufferschicht zum mechanischen Entkoppeln des Halbleiter-Chips und des Metallsubstrats, wobei sich die Pufferschicht nur über einen Teil der unteren Oberfläche des Halbleiter-Chips erstreckt und aus einem Metall gebildet ist, das dehnbarer ist als das Metall des Metallsubstrats; und Bonden des Halbleiter-Chips an das Metallsubstrat und an die Pufferschicht.
  22. Verfahren nach Anspruch 21, wobei die Pufferschicht vier separate und verschiedene Pufferschichtelemente umfasst und wobei jedes der Pufferschichtelemente neben einer Ecke des Halbleiter-Chips positioniert wird.
  23. Verfahren nach Anspruch 21, wobei die Pufferschicht vier in einer rechteckigen Form positionierte Pufferschichtstreifen umfasst und wobei jeder der Streifen neben einem Rand des Halbleiter-Chips positioniert wird.
  24. Verfahren nach Anspruch 21, wobei die Pufferschicht Ag, In, Pt, Fe, Au, Pd oder Ni umfasst.
  25. Verfahren nach Anspruch 24, wobei das Substrat Cu oder eine Kupferlegierung umfasst und der Halbleiter-Chip Si umfasst.
  26. Verfahren nach Anspruch 21, wobei die Pufferschicht etwa 0,5 bis 5 μm dick ist.
  27. Verfahren nach Anspruch 21, wobei der Halbleiter-Chip durch Diffusionsweichlöten an dem Metallsubstrat angebracht wird.
  28. Verfahren nach Anspruch 21, wobei der Halbleiter-Chip durch Weichlöten oder eutektisches Bonden an dem Metallsubstrat und der Pufferschicht angebracht wird.
  29. Verfahren nach Anspruch 21, ferner mit den folgenden Schritten: Ablagern der Pufferschicht als eine kontinuierliche Schicht auf dem Metallsubstrat; und Ätzen der kontinuierlichen Schicht, um mindestens einen Mittelteil der kontinuierlichen Schicht zu entfernen.
  30. Verfahren nach Anspruch 21, ferner mit dem folgenden Schritt: Bilden der Pufferschicht auf dem Metallsubstrat durch einen Elektroplattierungs- oder Druckprozess.
  31. Verfahren nach Anspruch 21, ferner mit dem folgenden Schritt: Bilden der Pufferschicht auf einer Rückseite des Halbleiter-Chips mit einem Prozess auf Wafer-Niveau.
  32. Halbleiteranordnung, umfassend: ein Metallsubstrat; einen Halbleiter-Chip, der für eine Anbringung einer gesamten unteren Oberfläche des Halbleiter-Chips an dem Metallsubstrat ausgelegt ist; und zwischen dem Metallsubstrat und dem Halbleiter-Chip positionierte Puffermittel zum mechanischen Entkoppeln des Halbleiter-Chips und des Metallsubstrats, wobei sich die Puffermittel nur über einen Teil einer unteren Oberfläche des Halbleiter-Chips erstrecken und aus einem Metall gebildet sind, das dehnbarer ist als das Metall des Metallsubstrats, und wobei der Halbleiter-Chip sowohl an das Metallsubstrat als auch an die Pufferschicht gebondet ist.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283756B2 (en) * 2007-08-20 2012-10-09 Infineon Technologies Ag Electronic component with buffer layer
DE102012201935A1 (de) * 2012-02-09 2013-08-14 Robert Bosch Gmbh Verbindungsanordnung eines elektrischen und/oder elektronischen Bauelements
US8835219B2 (en) 2012-06-21 2014-09-16 Infineon Technologies Ag Device contact, electric device package and method of manufacturing an electric device package
US10032726B1 (en) * 2013-11-01 2018-07-24 Amkor Technology, Inc. Embedded vibration management system
US9683278B2 (en) 2015-06-08 2017-06-20 Infineon Technologies Ag Diffusion solder bonding using solder preforms
US11114387B2 (en) 2017-02-15 2021-09-07 Industrial Technology Research Institute Electronic packaging structure
NL2021137B1 (en) * 2018-06-15 2019-12-20 Boschman Tech Bv Sintering Process Product Carrier
US10903186B2 (en) * 2018-10-19 2021-01-26 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronic assemblies with solder layer and exterior coating, and methods of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4235908A1 (de) * 1992-10-23 1994-04-28 Telefunken Microelectron Verfahren zum Verlöten eines Halbleiterkörpers mit einem Trägerelement
US5729561A (en) * 1995-08-28 1998-03-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor laser device
US20040130009A1 (en) * 2002-10-03 2004-07-08 Tangpuz Consuelo N. Method for maintaining solder thickness in flipchip attach packaging processes
US20040224440A1 (en) * 2003-05-09 2004-11-11 Satofumi Kinei Method for manufacturing semiconductor laser apparatus
US20060017174A1 (en) * 2004-06-22 2006-01-26 Ralf Otremba Semiconductor device
DE102004058878A1 (de) * 2004-12-06 2006-06-14 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
US20070181908A1 (en) * 2006-02-06 2007-08-09 Infineon Technologies Ag Electronic module and method of producing the electronic module

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929516A (en) * 1985-03-14 1990-05-29 Olin Corporation Semiconductor die attach system
JPH0574824A (ja) * 1991-08-26 1993-03-26 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
US5726861A (en) * 1995-01-03 1998-03-10 Ostrem; Fred E. Surface mount component height control
US5825091A (en) * 1997-03-25 1998-10-20 Motorola, Inc. Sensor assembly mounted to a leadframe with adhesive deposits at separate locations
US6281572B1 (en) * 1997-12-05 2001-08-28 The Charles Stark Draper Laboratory, Inc. Integrated circuit header assembly
US6046910A (en) * 1998-03-18 2000-04-04 Motorola, Inc. Microelectronic assembly having slidable contacts and method for manufacturing the assembly
JP2000082774A (ja) * 1998-06-30 2000-03-21 Sumitomo Electric Ind Ltd パワ―モジュ―ル用基板およびその基板を用いたパワ―モジュ―ル
US6291776B1 (en) * 1998-11-03 2001-09-18 International Business Machines Corporation Thermal deformation management for chip carriers
US6373125B1 (en) * 2000-02-23 2002-04-16 International Business Machines Corporation Chip scale package with direct attachment of chip to lead frame
JP2001313314A (ja) * 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US7041533B1 (en) * 2000-06-08 2006-05-09 Micron Technology, Inc. Stereolithographic method for fabricating stabilizers for semiconductor devices
DE10103294C1 (de) * 2001-01-25 2002-10-31 Siemens Ag Träger mit einer Metallfläche und mindestens ein darauf angeordneter Chip, insbesondere Leistungshalbleiter
US6380062B1 (en) * 2001-03-09 2002-04-30 Walsin Advanced Electronics Ltd. Method of fabricating semiconductor package having metal peg leads and connected by trace lines
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
JP3490987B2 (ja) * 2001-07-19 2004-01-26 沖電気工業株式会社 半導体パッケージおよびその製造方法
US7901995B2 (en) * 2002-02-11 2011-03-08 Gabe Cherian Interconnections resistant to wicking
DE10208635B4 (de) * 2002-02-28 2010-09-16 Infineon Technologies Ag Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
US6727587B2 (en) * 2002-04-30 2004-04-27 Infineon Technologies Ag Connection device and method for producing the same
US7262074B2 (en) * 2002-07-08 2007-08-28 Micron Technology, Inc. Methods of fabricating underfilled, encapsulated semiconductor die assemblies
DE10239866B3 (de) * 2002-08-29 2004-04-08 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
JP3544970B2 (ja) * 2002-09-30 2004-07-21 沖電気工業株式会社 Ｃｏｆテープキャリア、半導体素子、半導体装置
CN100390951C (zh) * 2003-03-25 2008-05-28 富士通株式会社 电子部件安装基板的制造方法
TWI266737B (en) * 2003-05-20 2006-11-21 Au Optronics Corp Chip carrier plate
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
US7368320B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Method of fabricating a two die semiconductor assembly
US7239023B2 (en) * 2003-09-24 2007-07-03 Tai-Saw Technology Co., Ltd. Package assembly for electronic device
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
KR100604334B1 (ko) * 2003-11-25 2006-08-08 (주)케이나인 플립칩 패키징 공정에서 접합력이 향상된 플립칩 접합 방법
US20050161791A1 (en) * 2004-01-23 2005-07-28 Texas Instruments Incorporated Multiple die-spacer for an integrated circuit
DE102004021633B4 (de) * 2004-05-03 2006-04-06 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger
US7012328B2 (en) * 2004-05-14 2006-03-14 Intevac, Inc. Semiconductor die attachment for high vacuum tubes
US7523617B2 (en) * 2004-10-22 2009-04-28 Nextreme Thermal Solutions, Inc. Thin film thermoelectric devices for hot-spot thermal management in microprocessors and other electronics
US7880313B2 (en) * 2004-11-17 2011-02-01 Chippac, Inc. Semiconductor flip chip package having substantially non-collapsible spacer
TWI288850B (en) * 2005-02-04 2007-10-21 Chi Mei Optoelectronics Corp Display module and flat panel display device having the same
JP2006324553A (ja) * 2005-05-20 2006-11-30 Renesas Technology Corp 半導体装置及びその製造方法
EP1748480B1 (de) * 2005-07-28 2009-06-24 Infineon Technologies AG Verbindungsstruktur zur Befestigung eines Halbleiterchips auf einem Metallsubstrat, Halbleiterchip und elektronisches Bauelement mit der Verbindungsstruktur, und Verfahren zur Herstellung der Verbindungsstruktur
DE102005037321B4 (de) * 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
US7891981B1 (en) * 2006-07-05 2011-02-22 Cyberoptics Semiconductor, Inc. System for maintaining a printed circuit board in an enclosure
KR100740463B1 (ko) * 2006-09-09 2007-07-18 주식회사 비에스이 실리콘 콘덴서 마이크로폰
JP2008085002A (ja) * 2006-09-27 2008-04-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7652305B2 (en) * 2007-02-23 2010-01-26 Corning Incorporated Methods and apparatus to improve frit-sealed glass package
JP4963989B2 (ja) * 2007-03-08 2012-06-27 パナソニック株式会社 半導体素子搭載用基板およびその製造方法
KR20080112793A (ko) * 2007-06-22 2008-12-26 삼성전자주식회사 표시 장치 및 그 제조 방법
US8283756B2 (en) * 2007-08-20 2012-10-09 Infineon Technologies Ag Electronic component with buffer layer
US8077475B2 (en) * 2007-09-27 2011-12-13 Infineon Technologies Ag Electronic device
US7888782B2 (en) * 2007-10-26 2011-02-15 Infineon Technologies Ag Apparatus and method configured to lower thermal stresses

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4235908A1 (de) * 1992-10-23 1994-04-28 Telefunken Microelectron Verfahren zum Verlöten eines Halbleiterkörpers mit einem Trägerelement
US5729561A (en) * 1995-08-28 1998-03-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor laser device
US20040130009A1 (en) * 2002-10-03 2004-07-08 Tangpuz Consuelo N. Method for maintaining solder thickness in flipchip attach packaging processes
US20040224440A1 (en) * 2003-05-09 2004-11-11 Satofumi Kinei Method for manufacturing semiconductor laser apparatus
US20060017174A1 (en) * 2004-06-22 2006-01-26 Ralf Otremba Semiconductor device
DE102004058878A1 (de) * 2004-12-06 2006-06-14 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
US20070181908A1 (en) * 2006-02-06 2007-08-09 Infineon Technologies Ag Electronic module and method of producing the electronic module

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