DE102005052563A1 - Halbleiterchip, Halbleiterbauteil und Verfahren zu deren Herstellung - Google Patents

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Abstract

Ein Halbleiterchip (1) ist mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung (2) vorgesehen. Die Dreischichtmetallisierung (2) besteht aus einer Aluminiumschicht (4), die direkt auf dem Halbleiterchip (1) aufgebracht ist, einer Diffusionssperrschicht (5), die direkt auf der Aluminiumschicht (4) aufgebracht ist, und einer Lotschicht (6), die direkt auf der Diffusionssperrschicht (5) aufgebracht ist. Als Diffusionssperrschicht (5) ist Ti, Ni, Pt oder Cr und als Lotschicht (6) eine Diffusionslotschicht vorgesehen. Alle drei Schichten sind in einer Prozessabfolge aufgesputtert.

Description

  • Die Erfindung betrifft einen Halbleiterchip, insbesondere einen Halbleiterchip mit einer Diffusionslotschicht, ein Halbleiterbauteil und Verfahren zu deren Herstellung.
  • Halbleiterchips, insbesondere Leistungshalbleiterchips, sind häufig über einer Diffusionslotverbindung auf einem Schaltungsträger montiert. Der Halbleiterchip ist mit einer Metallisierung vorgesehen, die eine äußere Schicht aus einem Diffusionslot aufweist. Eine Verbindung zwischen dem Halbleiterchip und dem Schaltungsträger wird durch die Bildung intermetallischer Phasen an der Grenze zwischen der Diffusionslotschicht und der Oberfläche des Schaltungsträgers hergestellt.
  • Die gebildeten intermetallischen Phasen weisen eine höhere Schmelztemperatur als die Schmelztemperatur des Diffusionslots auf. Folglich ist die Herstellungstemperatur der Verbindung niedriger als die Schmelztemperatur der gebildeten Verbindung. Eine Diffusionslotverbindung hat somit den Vorteil, dass sie thermisch stabil und insbesondere thermisch stabiler als eine Weichlotverbindung ist. Eine Diffusionslotverbindung ist somit besonders bei Leistungshalbleiterbauteilen vorteilhaft.
  • Eine Diffusionslotschicht ist typischerweise als äußerste Schicht einer Mehrschichtmetallisierung auf dem Halbleiterchip vorgesehen. Aus der DE 101 24 141 ist eine Metallisierung bekannt, die mindestens vier Schichten aufweist. Eine Pufferschicht aus Aluminium, eine Diffusionssperrschicht, zumindest eine Haftvermittlerschicht und eine Diffusionslotschicht wird vorgesehen.
  • Diese Metallisierungsstruktur ist kompliziert und aufwendig herzustellen. Diese Metallisierung hat auch den Nachteil, dass die Herstellung einer Verbindung zwischen dem Halbleiterchip und dem Schaltungsträger unzuverlässig sein kann.
    •
  • Aufgabe der Erfindung ist es daher, einen Halbleiterchip mit einer Metallisierung sowie ein Verfahren zu seiner Herstellung vorzusehen, der einfacher und zuverlässiger mit einem Schaltungsträger verbunden werden kann.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird einen Halbleiterchip mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung angegeben. Die Dreischichtmetallisierung besteht aus einer Aluminiumschicht, die direkt auf dem Halbleiterchip aufgebracht ist, einer Diffusionssperrschicht, die direkt auf der Aluminiumschicht aufgebracht ist, und einer Lotschicht, die direkt auf die Diffusionssperrschicht aufgebracht ist. Als Diffusionssperrschicht ist Ti, Ni, Pt oder Cr vorgesehen und als Lotschicht ist eine Diffusionslotschicht vorgesehen. Alle drei Schichten sind in einer Prozessabfolge aufgesputtert.
  • Die drei Schichten der Metallisierung haben jeweils eine Funktion. Die Aluminiumschicht hat die Funktion einen niederohmigen Kontakt mit dem Silizium des Halbleiterchips anzugeben. Aluminium hat den Vorteil, dass die Aluminiumschicht auch die Wirkung einer Pufferschicht hat. Bei wechselnder Temperaturbelastung zeigt Aluminium flüssigartige Eigenschaften, durch die mechanische Spannungen zwischen dem Halbleiterchip und einem Schaltungsträger ausgeglichen werden können. Die Diffusionssperrschicht hat die Funktion, eine Diffusionsreaktion zwischen der Aluminiumschicht und dem Diffusionslot zu verhindern. Die Diffusionslotschicht ermöglicht das Montieren des Halbleiterchips auf einer Oberfläche mittels eines Diffusionslotverbunds.
  • Der erfindungsgemäße Halbleiterchip weist somit eine Metallisierung auf, die keine Haftvermittlungsschicht aufweist. Die Diffusionslotschicht wird direkt auf der Diffusionssperrschicht aufgesputtert. Diese Struktur hat den Vorteil, dass wenigere Schichten aufgebracht werden müssen, so dass das Herstellungsverfahren vereinfacht wird.
  • Bei Metallisierungsstrukturen mit einer Haftvermittlungsschicht hat die Haftvermittlungsschicht die Funktion, die Haftung zwischen der Diffusionssperrschicht und der Diffusionslotschicht zu verbessern. Die Haftvermittlerschicht hat jedoch den Nachteil, dass diese Funktion durch eine Reaktion zwischen der Haftvermittlungsschicht und der Diffusionslotschicht bewirkt ist. Wegen dieser Reaktion werden intermetallische Phasen aus dem Material der Haftvermittlungsschicht und dem Material der Diffusionslotschicht im Grenzbereich zwischen der Haftvermittlungsschicht und der Diffusionslotschicht gebildet. Diese Reaktion verursacht eine Änderung der Zusammensetzung der Diffusionslotschicht und kann zu einer Änderung der Diffusionslotschichteigenschaften, beispielsweise der Schmelztemperatur führen. Das Wachstum der intermetallischen Phasen ist wenig steuerbar. Dies hat die Folge, dass die Schmelztempera tur der Diffusionslotschicht und die optimale Verlötungstemperatur variiert. Die weitere Verarbeitung des Halbleiterchips ist somit nicht reproduzierbar. Diese Probleme werden durch den erfindungsgemäße Halbleiterchip mit seiner haftvermittlungsschichtfreie Dreischichtmetallisierung vermieden. Der erfindungsgemäße Halbleiterchip kann somit zuverlässiger auf einem Schaltungsträger montiert werden.
  • Die Diffusionslotschicht kann ohne eine zusätzliche Haftvermittlungsschicht direkt auf der Diffusionssperrschicht aufgebracht werden, da alle drei Schichten in einer Prozessabfolge aufgesputtert werden. Alle drei Schichten werden aufgesputtert, ohne dass der Halbleiterchip zwischenzeitlich an die Luft gelangt. Dies ermöglicht die Haftung der Diffusionslotschicht direkt auf der Diffusionssperrschicht. Eine Ablösung der Diffusionslotschicht wird durch die hohe Prozess-Reinheit der einzigen Prozessabfolge vermieden.
  • In einem Ausführungsbeispiel besteht die Diffusionslotschicht aus einem Sn-basierenden Diffusionslot. Insbesondere kann die Diffusionslotschicht AuSn, AgSn, oder CuSn aufweisen. Diese Diffusionslote haben den Vorteil, dass ihre Schmelztemperaturen niedrig sind, so dass die Funktionalität des Halbleiterchips durch die verwendete Verlötungstemperatur nicht beeinträchtigt wird. Die durch diese Diffusionslote hergestellten Verbunde weisen eine ausreichende hohe Schmelztemperatur auf, so dass während des normalen Betriebs die Verbindung zwischen dem Halbleiterchip und dem Systemträger mechanisch und elektrisch stabil bleibt.
  • Die Diffusionslotschicht weist eine Dicke c auf, wobei in einer Ausführungsform 0,1 μm ≤ c ≤ 10 μm ist. Die Diffusions sperrschicht weist eine Dicke b auf, wobei in einer Ausführungsform 0,1 μm ≤ b ≤ 10 μm ist. Die Aluminiumschicht weist eine Dicke a auf, wobei in einer Ausführungsform 0,1 μm ≤ a 10 μm ist. Diese Dickenbereiche sind so ausgelegt, dass die Dicke des Bauteils nicht erhöht werden muss, und dass eine zuverlässige Metallisierung erzielt wird.
  • In einer weiteren Ausführungsform ist der Grenzbereich zwischen der Diffusionslotschicht und der Diffusionssperrschicht frei von intermetallischen Phasen. Dies hat den Vorteil, dass die Zusammensetzung der Diffusionslotschicht durch die Bildung intermetallischer Phasen nicht geändert wird. Die Zusammensetzung der Diffusionslotschicht auf verschiedene Halbleiterchips ist somit im Wesentlichen gleich. Dies führt zu einer reproduzierbaren Schmelz- und Verlötungstemperatur. Folglich wird eine zuverlässigere Verbindung zwischen dem Halbleiterchip und dem Schaltungsträger angegeben.
  • In einem Ausführungsbeispiel ist der Halbleiterchip ein vertikales Leistungshalbleiterbauteil. Das vertikale Leitungshalbleiterbauteil kann ein MOSFET, ein IGBT, eine Schottky-Diode oder eine PIN-Diode sein.
  • In einem alternativen Ausführungsbeispiel weist der Halbleiterchip eine aktive Oberseite mit integrierten Schaltungselementen und eine passive Rückseite auf. Die Dreischichtmetallisierung ist auf der passiven Rückseite des Halbleiterchips angeordnet.
  • Ein Halbleiterbauteil wird auch erfindungsgemäß angegeben. Das erfindungsgemäße Halbleiterbauteil weist einen Schaltungsträger mit mindestens einer Chipinsel und mindestens einen Halb leiterchip nach einem der vorhergehenden Ausführungsformen auf. Der Halbleiterchip ist über der haftvermittlungsfreien Dreischichtmetallisierung mit der Chipinsel mechanisch und elektrisch verbunden. Die Diffusionslotschicht weist intermetallische Phasen auf.
  • Die intermetallischen Phasen werden aus dem Material der Oberfläche der Chipinsel und dem Material der Diffusionslotschicht geformt. Die intermetallischen Phasen bestehen aus den Elementen dieser zwei Materialien. Die Diffusionslotschicht kann voll mit der Chipinsel reagieren, so dass im Halbleiterbauteil kein Diffusionslot bleibt. In dieser Ausführungsform besteht die Metallisierung aus einer Aluminiumschicht, die direkt auf dem Halbleiterchip vorgesehen ist, einer Diffusionssperrschicht, die direkt auf der Aluminiumschicht vorgesehen ist, und einer intermetallischen Schicht, die direkt auf der Diffusionssperrschicht und direkt auf der Chipinsel vorgesehen ist.
  • In einer alternativen Ausführungsform reagiert nur ein Teil der Diffusionslotschicht mit der Chipinsel. In dieser Ausführungsform besteht die Metallisierung aus einer Aluminiumschicht, die direkt auf dem Halbleiterchip vorgesehen ist, einer Diffusionssperrschicht, die direkt auf der Aluminiumschicht vorgesehen ist, einer Diffusionslotschicht, die direkt auf der Diffusionssperrschicht vorgesehen ist und einer intermetallischen Schicht, die direkt auf der Diffusionslotschicht und direkt auf der Chipinsel vorgesehen ist.
  • In einer Ausführungsform weist die Chipinsel Cu oder eine Cu-basierende Legierung auf. In einer weiteren Ausführungsform ist ein Flachleiterrahmen als Schaltungsträger vorgesehen. Der Flachleiterrahmen weist mindestens eine Chipinsel und mehrere Flachleiter auf.
  • Das Halbleiterbauteil kann ferner zusätzliche elektrische Verbindungen und eine Kunststoffgehäusemasse aufweisen. Die elektrischen Verbindungen sind zwischen der Oberseite des Halbleiterchips und den Flachleitern des Flachleiterrahmens angeordnet und verbinden elektrisch die Oberseite des Halbleiterchips mit dem Flachleiterrahmen. Die Kunststoffgehäusemasse umgibt den Halbleiterchip, die Chipinsel, die elektrischen Verbindungen und innere Bereiche der Flachleiter und sieht das Gehäuse des Halbleiterbauteils vor.
  • Als elektrische Verbindungen können ein oder mehrere Bonddrähte oder Kontaktbügel vorgesehen werden. Ein Bauteil kann Bonddrähte und einen Kontaktbügel als elektrische Verbindungen aufweisen. Bonddrähte können zum Beispiel als Steuerungskontaktelemente und einen Kontaktbügel kann als Vorsorgungskontaktelement verwendet werden.
  • Das Halbleiterbauteil kann auch zwei oder mehrere Halbleiterchips aufweisen, die jeweils mit einer erfindungsgemäßen Dreischichtmetallisierung vorgesehen werden können. Die zwei oder mehrere Halbleiterchips können neben einander auf einer einzigen Chipinsel über der erfindungsgemäßen Metallisierung montiert werden. In einer alternativen Ausführungsform kann das Bauteil einen Schaltungsträger mit zwei oder mehreren Chipinseln aufweisen. In dieser Ausführungsform kann ein Halbleiterchip oder mehrere auf jeder der mehreren Chipinseln montiert werden.
  • Die Erfindung betrifft auch ein Verfahren zur Herstellung eines Halbleiterchips mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung. Das Verfahren weist die folgenden Schritte auf. Mindestens ein Halbleiterchip wird bereitgestellt und eine Aluminiumschicht wird direkt auf dem Halbleiterchip aufgebracht. Eine Diffusionssperrschicht wird direkt auf der Aluminiumschicht und eine Lotschicht wird direkt auf die Diffusionssperrschicht aufgebracht. Als Diffusionssperrschicht wird Ti, Ni, Pt oder Cr aufgebracht und als Lotschicht wird eine Diffusionslotschicht aufgebracht. Alle drei Schichten werden in einer Prozessabfolge aufgesputtert.
  • Die erfindungsgemäße Dreischichtmetallisierung wird vorteilhaft auf einem Wafer, der mehrere Halbleiterchips aufweist, aufgesputtert. Dadurch werden mehrere Halbleiterchips gleichzeitig mit der erfindungsgemäßen Dreischichtmetallisierung hergestellt. Das Verfahren kann in einer Vakuumkammer, die mindestens drei getrennt steuerbare Quellen gewünschter Materialien aufweist, durchgeführt werden. Die drei Schichten werden schrittweise mit der gewünschten Schichtfolge ohne Einlass von Luft in die Kammer aufgesputtert. Diese Prozessabfolge verhindert die Kontaminierung der Metallisierungsschichten und verbessert die Haftung zwischen benachbarten Schichten des Stapels. Alternativ können zwei oder mehrere Sputterkammern verwendet werden. Die Halbleiterchips bzw. der Wafer können von einer ersten Vakuumammer zu einer zweiten Vakuumkammer unter Vakuum übertragen werden.
  • Durch das Sputtern der Dreischichtmetallisierung in einer Prozessabfolge wird die Ablösung der Schichten und insbesondere die Ablösung der Diffusionslotschicht von der Diffusionssperr schicht verhindert. Auf eine zusätzliche Haftvermittlungsschicht kann somit verzichtet werden.
  • In einer Durchführungsform wird ein Sn-basierendes Diffusionslot als Diffusionslotschicht aufgesputtert. Die Diffusionslotschicht kann AuSn, AgSn, oder CuSn aufweisen.
  • Die Diffusionslotschicht wird mit einer Dicke c aufgesputtert, wobei 0,1 μm ≤ c ≤ 10 μm sein kann. Die Diffusionssperrschicht wird mit einer Dicke b aufgesputtert, wobei 0,1 μm ≤ b ≤ 10 μm sein kann. Die Aluminiumschicht wird mit einer Dicke a aufgesputtert, wobei 0,1 μm ≤ a ≤ 10 μm sein kann. Die Abscheidung der erfindungsgemäßen Metallisierung wird in einer Durchführungsform so durchgeführt, dass der Grenzbereich zwischen der Diffusionslotschicht und der Diffusionssperrschicht frei von intermetallischen Phasen ist. Die Zusammensetzung der Diffusionslotschicht wird dadurch reproduzierbar auf mehreren Halbleiterchips eines Wafers vorgesehen.
  • Als Halbleiterchip kann ein vertikales Leistungshalbleiterbauteil bereitgestellt werden. Alternativ kann der Halbleiterchip eine aktive Oberseite und eine passive Rückseite aufweisen, wobei die Dreischichtmetallisierung auf der passiven Rückseite des Halbleiterchips aufgesputtert wird.
  • Die Erfindung sieht auch ein Verfahren zur Herstellung eines Halbleiterbauteils vor, das folgende Schritte aufweist. Es wird ein Schaltungsträger bereitgestellt, der mindestens eine Chipinsel aufweist. Weiterhin wird mindestens ein Halbleiterchip mit einer Dreischichtmetallisierung nach einem der vorhergehenden Ausführungsformen bereitgestellt. Zumindest wird ein Halbleiterchip auf der Chipinsel des Schaltungsträgers aufgebracht, wobei die Dreischichtmetallisierung in direktem Kontakt mit der Chipinsel steht. Eine Verbindung zwischen dem Halbleiterchip und der Chipinsel wird durch die Bildung intermetallischer Phasen in der Diffusionslotschicht hergestellt. Der Halbleiterchip wird über dem hergestellten Verbund mit der Chipinsel mechanisch und elektrisch verbunden.
  • In einer Durchführungsform wird die Verbindung bei einer Temperatur zwischen 200°C und 400°C hergestellt. In einer Ausführungsform weist die Chipinsel Cu oder eine Cu-basierende Legierung auf. Das Cu oder die Cu-basierende Legierung der Chipinsel bildet intermetallische Phasen mit dem Material der Diffusionslotschicht. Als Schaltungsträger kann ein Flachleiterrahmen vorgesehen werden, wobei der Flachleiterrahmen die Chipinsel und mehrere Flachleiter aufweist.
  • Das Verfahren zur Herstellung eines Halbleiterbauteils kann erfindungsgemäß die folgenden zusätzlichen Schritten aufweisen. Nach der Montage des Halbleiterchips auf der Chipinsel werden elektrische Verbindungen zwischen der Oberseite des Halbleiterchips und den Flachleitern des Flachleiterrahmens hergestellt. Anschließend werden der Halbleiterchip, die Chipinsel, die elektrischen Verbindungen und innere Bereiche der Flachleiter in einer Kunststoffgehäusemasse eingebettet. Die Kunststoffgehäusemasse bildet das Halbleiterbauteilgehäuse.
  • Die elektrischen Verbindungen können mittels eines oder mehrer Bonddrähte und/oder eines oder mehrer Kontaktbügel hergestellt werden.
  • In einer Ausführungsform weist das Halbleiterbauteil mindestens zwei Halbleiterchips auf. Die einzelnen Halbleiterchips können nebeneinander auf einer einzigen Chipinseln montiert werden. Jeder Halbleiterchip kann gleichzeitig in einem Verlötungsverfahren auf der Chipinsel montiert werden. Alternativ kann ein Verlötungsverfahren für jeden Halbleiterchip getrennt durchgeführt werden.
    •
  • Die Erfindung wird nun anhand der Figuren näher erläutet.
  • 1 zeigt einen Abschnitt eines Halbleiterchips mit einer haftvermittlungsfreien Dreischichtmetallisierung, und
  • 2 zeigt ein Halbleiterbauteil mit einem Halbleiterchip mit der Metallisierung der 1.
  • 1 zeigt einen Abschnitt eines Halbleiterchips 1 mit einer erfindungsgemäßen haftvermittlungsfreien Dreischichtmetallisierung 2. In der 1 ist nur die Rückseite 3 eines Halbleiterchips 1, der Teil eines nicht gezeigten Wafers ist, zu sehen.
  • Die Dreischichtmetallisierung 2 besteht aus einer Aluminiumschicht 4, einer Titanschicht 5 als Diffusionssperrschicht und einer AuSn- oder AgSn-Diffusionslotschicht 6. Die Aluminiumschicht 4 hat eine Dicke a, die in dieser Ausführungsform 1 μm beträgt und direkt auf der Rückseite 3 des Halbleiterchips 1 angeordnet ist. Die Aluminiumschicht 4 sieht einen niederohmigen Kontakt mit dem Silizium des Halbleiterchips 1 vor und hat auch bei wechselnder thermischer Belastung die Wirkung einer Pufferschicht. Auf Grund unterschiedlicher Wärmeausdehnungskoeffizienten können mechanische Spannungen zwischen dem Halbleiterchip 1 und einem Schaltungsträger auftreten. Diese mechanischen Spannungen werden durch die Aluminiumschicht 4 zu mindest teilweise ausgeglichen, so dass die Zuverlässigkeit des Halbleiterbauteils verbessert wird.
  • Die Titanschicht 5 ist direkt auf der Aluminiumschicht 4 angeordnet und hat eine Dicke b, die in dieser Ausführungsform 1 μm ist. Erfindungsgemäß ist die Diffusionslotschicht 6, die AuAn oder AgSn aufweist, direkt auf der Titansicht angeordnet. Keine zusätzliche Haftvermittlungsschicht ist zwischen der Diffusionssperrschicht 5 und der Diffusionslotschicht 6 angeordnet.
  • Erfindungsgemäß wurden die drei Schichten 4, 5, 6 der Metallisierung 2 in einer Prozessabfolge auf die Rückseite 3 eines Wafers, der mehrere Halbleiterchips aufweist, aufgesputtert. Erst wurde die Aluminiumschicht 4 mit einer Dicke von 1 μm direkt auf die Rückseite 3 aufgesputtert. Danach wurde die Titanschicht 5 mit einer Dicke von 1 μm direkt auf die Aluminiumschicht 4 aufgesputtert. Anschließend wurde die Diffusionslotschicht 6 direkt auf die Titanschicht 5 aufgesputtert. Die Diffusionslotschicht 6 hat eine Dicke c, die in dieser Ausführungsform 2 μm ist.
  • Die drei Schichten 4, 5, 6 der Metallisierung 2 wurden in einer Prozessabfolge ohne Einlass von Luft in die Sputterkammer auf der Rückseite 3 mehrerer Halbleiterchips 1 des Wafers aufgesputtert. Nach dem Aufsputtern der Metallisierung 2 auf der Rückseite 3 des Wafers werden die Halbleiterchips 1 von dem Wafer vereinzelt.
  • Das erfindungsgemäße Verfahren hat den Vorteil, dass die Diffusionslotschicht 6 auf der Titanschicht 5 gut haftet, so dass auf eine zusätzliche Haftvermittlungsschicht zwischen der Ti tanschicht 5 und der Diffusionslotschicht 6 verzichtet werden kann. Der Grenzbereich zwischen der Diffusionslotschicht 6 und der Diffusionssperrschicht 5 ist frei von intermetallischen Phasen. Dies hat den Vorteil, dass die Zusammensetzung der Diffusionslotschicht 6 durch das Wachstum intermetallischer Phasen während des Herstellungsverfahrens nicht geändert wird. Die Schmelztemperatur der Diffusionslotschicht 6 wird somit nicht beeinflusst.
  • 2 zeigt ein Halbleiterbauteil 7, das einen Halbleiterchip 1, der mit der Metallisierung der 1 hergestellt wurde, aufweist. Der Halbleiterchip 1 ist ein vertikales MOSFET-Bauteil. Die Metallisierung 2 ist auf der Rückseite 3 des Halbleiterchips 1 angeordnet. Die Rückseite 3 des Halbleiterchips weist eine Drain-Kontaktfläche 20 des MOSFETs auf.
  • Das Halbleiterbauteil 7 weist einen Flachleiterrahmen 8 auf, der eine Chipinsel 9 und mehrere Flachleiter 10 aufweist. Die Flachleiter 10 weisen jeweils einen inneren Bereich 11 und einen äußeren Bereich 12 auf. Einer der Flachleiter 10 erstreckt sich von der Chipinsel 9 und sieht einen Drain-Kontaktanschluss 13 des Halbleiterbauteils 7 vor. Die weiteren Flachleiter 14 sind neben der Chipinsel 9 angeordnet, und sie sind nicht direkt mechanisch mit der Chipinsel 9 verbunden. Die weiteren Flachleiter 14 sehen den Source-Kontaktanschluss und den Drain-Kontaktanschluss des Halbleiterbauteils 7 vor. Der Flachleiterrahmen 8 weist Kupfer auf.
  • Die Rückseite 3 des Halbleiterchips 1 ist über der Metallisierung 2 auf der Chipinsel 9 des Flachleiterrahmens 8 montiert und mit der Chipinsel 9 und dem Drain-Kontaktanschluss 13 elektrisch verbunden. Der Halbleiterchip 1 wurde mittels eines Diffusionslotverfahrens auf der Chipinsel 9 montiert. Während dieses Verfahrens wurden auf Grund der Reaktion zwischen der flüssigen AuSn oder AgSn-Diffusionslotschicht und der Kupferoberfläche 16 der Chipinsel 9 intermetallische Phasen 15 in der Diffusionslotschicht 6 gebildet. Bei dem Halbleiterbauteil 7 weist die Diffusionslotschicht 6 die intermetallischen Reaktionsprodukte 15 des Diffusionslotverfahrens auf.
  • Die Oberseite 16 des Halbleiterchips 1 weist eine Source-Kontaktfläche 17 und eine Gate-Kontaktefläche (nicht gezeigt im Querschnitt der 2) auf, die über Bonddrähte 18 mit den Flachleitern 14 elektrisch verbunden sind. Die Source-Kontaktfläche 17 ist mit dem Source-Flachleiter 14 über einen Bonddraht 18 elektrisch verbunden. Die Gate-Kontaktfläche ist auch über einen Bonddraht mit dem Gate-Flachleiter elektrisch verbunden.
  • Der Halbleiterchip 1, die Chipinsel 9, die Bonddrähte 18 und die inneren Bereiche 11 der Flachleiter 10 sind in einer Kunststoffgehäusemasse 19 eingebettet. Die äußeren Bereiche 12 der Flachleiter 10 erstrecken sich außerhalb der Kunststoffgehäusemasse 19 und sehen die Außenkontakte des Halbleiterbauteils 7 vor. Das Halbleiterbauteil 7 kann über die äußeren Bereiche 12 der Flachleiter 10 auf einer Leiterplatte montiert werden.
    • 1
    Halbleiterchip
    2
    Dreischichtmetallisierung
    3
    Rückseite des Halbleiterchips
    4
    Aluminiumschicht
    5
    Diffusionssperrschicht
    6
    Diffusionslotschicht
    7
    Halbleiterbauteil
    8
    Flachleiterrahmen
    9
    Chipinsel
    10
    Flachleiter
    11
    innerer Bereich des Flachleiters
    12
    äußerer Bereich des Flachleiters
    13
    Drain-Kontaktanschluss
    14
    Source-Kontaktanschluss
    15
    intermetallische Phasen
    16
    Oberseite
    17
    Source-Kontaktfläche
    18
    Bonddraht
    19
    Kunststoffgehäusemasse
    20
    Drain-Kontaktfläche

Claims (31)

  1. Halbleiterchip (1) mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung (2) bestehend aus – einer Aluminiumschicht (4), die direkt auf dem Halbleiterchip (1) aufgebracht ist, – einer Diffusionssperrschicht (5), die direkt auf der Aluminiumschicht (4) aufgebracht ist, – einer Lotschicht (6), die direkt auf die Diffusionssperrschicht (5) aufgebracht ist, wobei, als Diffusionssperrschicht (6) Ti, Ni, Pt oder Cr vorgesehen ist, und als Lotschicht (6) eine Diffusionslotschicht vorgesehen ist, und alle drei Schichten in einer Prozessabfolge aufgesputtert sind.
  2. Halbleiterchip (1) nach Anspruch 1 dadurch gekennzeichnet, dass die Diffusionslotschicht (6) aus einem Sn-basierenden Diffusionslot besteht.
  3. Halbleiterchip (1) nach Anspruch 2 dadurch gekennzeichnet, dass die Diffusionslotschicht (6) AuSn, AgSn, oder CuSn aufweist.
  4. Halbleiterchip (1) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die Diffusionslotschicht (6) eine Dicke c aufweist, wobei 0,1 μm ≤ c ≤ 10 μm ist.
  5. Halbleiterchip (1) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die Diffusionssperrschicht (5) eine Dicke b aufweist, wobei 0,1 μm ≤ b ≤ 10 μm ist.
  6. Halbleiterchip (1) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass die Aluminiumschicht (4) eine Dicke a aufweist, wobei 0,1 μm ≤ a ≤ 10 μm ist.
  7. Halbleiterchip (1) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass der Grenzbereich zwischen der Diffusionslotschicht (6) und der Diffusionssperrschicht (5) frei von intermetallischen Phasen ist.
  8. Halbleiterchip (1) nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, dass der Halbleiterchip (1) ein vertikales Leistungshalbleiterbauteil ist.
  9. Halbleiterchip (1) nach Anspruch 8 dadurch gekennzeichnet, dass das vertikale Leitungshalbleiterbauteil ein MOSFET, ein IGBT, eine Schottky-Diode oder eine PIN-Diode ist.
  10. Halbleiterchip (1) nach einem der Ansprüche 1 bis 7 dadurch gekennzeichnet, dass der Halbleiterchip (1) eine aktive Oberseite und eine passive Rückseite aufweist, wobei die Dreischichtmetallisierung auf der passiven Rückseite des Halbleiterchips aufgebracht ist.
  11. Halbleiterbauteil (7), das einen Schaltungsträger (8), der mindestens eine Chipinsel (9) aufweist, und mindestens einen Halbleiterchip (1) nach einem der vorhergehenden Ansprüche aufweist, wobei der Halbleiterchip (1) über die Dreischichtmetallisierung (2) mit der Chipinsel (9) verbunden ist, und wobei die Diffusionslotschicht (6) intermetallische Phasen (15) aufweist.
  12. Halbleiterbauteil (7) nach Anspruch 11 dadurch gekennzeichnet, dass die Chipinsel (9) Cu oder eine Cu-basierende Legierung aufweist.
  13. Halbleiterbauteil (7) nach Anspruch 11 oder Anspruch 12 dadurch gekennzeichnet, dass als Schaltungsträger ein Flachleiterrahmen (8) vorgesehen ist, wobei der Flachleiterrahmen ferner mehrere Flachleiter (10) aufweist.
  14. Halbleiterbauteil (7) nach einem der Ansprüche 11 bis 13, das ferner elektrische Verbindungen (18) und eine Kunststoffgehäusemasse aufweist, wobei die elektrischen Verbindungen zwischen der Oberseite (16) des Halbleiterchips (1) und den Flachleitern (14) des Flachleiterrahmens (8) angeordnet sind, und wobei die Kunststoffgehäusemasse (19) den Halbleiterchip (1), die Chipinsel (9), die elektrischen Verbindungen (18) und innere Bereiche (11) der Flachleiter (10) umgibt.
  15. Halbleiterbauteil nach Anspruch 14 dadurch gekennzeichnet, dass als elektrische Verbindungen ein Bonddraht oder mehrere Bonddrähte oder ein Kontaktbügel und/oder mehrere Kontaktbügel vorgesehen sind.
  16. Verfahren zur Herstellung eines Halbleiterchips (1) mit einer haftvermittlungsschichtfreien Dreischichtmetallisierung (2), das die folgenden Schritte aufweist: – Bereitstellen eines Halbleiterchips (1), – Aufsputtern einer Aluminiumschicht (4) direkt auf dem Halbleiterchip, – Aufsputtern einer Diffusionssperrschicht (5) direkt auf der Aluminiumschicht (4), wobei als Diffusionssperrschicht (5) Ti, Ni, Pt oder Cr aufgebracht wird, – Aufsputtern einer Lotschicht (6) direkt auf die Diffusionssperrschicht (5), wobei als Lotschicht (6) eine Diffusionslotschicht aufgebracht wird, und wobei alle drei Schichten in einer Prozessabfolge aufgesputtert werden.
  17. Verfahren nach Anspruch 16 dadurch gekennzeichnet, dass als Diffusionslotschicht (6) ein Sn-basierenden Diffusionslot aufgesputtert wird.
  18. Verfahren nach Anspruch 17 dadurch gekennzeichnet, dass die Diffusionslotschicht (6) AuSn, AgSn, oder CuSn aufweist.
  19. Verfahren nach einem der Ansprüche 16 bis 18 dadurch gekennzeichnet, dass die Diffusionslotschicht (6) mit einer Dicke c aufgesputtert wird, wobei 0,1 μm ≤ c ≤ 10 μm ist.
  20. Verfahren nach einem der Ansprüche 16 bis 19 dadurch gekennzeichnet, dass die Diffusionssperrschicht (5) mit einer Dicke b aufgesputtert wird, wobei 0,1 μm ≤ b ≤ 10 μm ist.
  21. Verfahren nach einem der Ansprüche 16 bis 20 dadurch gekennzeichnet, dass die Aluminiumschicht (4) mit einer Dicke a aufgesputtert wird, wobei 0,1 μm ≤ a ≤ 10 μm ist.
  22. Verfahren nach einem der Ansprüche 16 bis 21 dadurch gekennzeichnet, dass der Grenzbereich zwischen der Diffusionslotschicht (6) und der Diffusionssperrschicht (5) frei von intermetallischen Phasen ist.
  23. Verfahren nach einem der Ansprüche 16 bis 22 dadurch gekennzeichnet, dass als Halbleiterchip (1) ein vertikales Leistungshalbleiterbauteil bereitgestellt wird.
  24. Verfahren nach Anspruch 23 dadurch gekennzeichnet, dass das vertikale Leitungshalbleiterbauteil ein MOSFET, ein IGBT, eine Schottky-Diode oder eine PIN-Diode ist.
  25. Verfahren nach einem der Ansprüche 16 bis 22 dadurch gekennzeichnet, dass der Halbleiterchip eine aktive Oberseite und eine passive Rückseite aufweist, wobei die Dreischichtmetallisierung auf der passiven Rückseite des Halbleiterchips aufgesputtert wird.
  26. Verfahren zur Herstellung eines Halbleiterbauteils (7), das folgende Schritte aufweist: – Bereitstellen eines Schaltungsträgers (8), der mindestens eine Chipinsel (9) aufweist, – Bereitstellen mindestens eines Halbleiterchips (1) mit einer Dreischichtmetallisierung (2) nach einem der Ansprüche 1 bis 10, – Aufbringen des Halbleiterchips (1) auf der Chipinsel (9) des Schaltungsträgers (8), wobei die Dreischichtmetallisierung (2) direkt auf der Chipinsel (9) aufgebracht wird, und – Herstellen einer Verbindung zwischen dem Halbleiterchip (1) und der Chipinsel (9) durch die Bildung von intermetallischen Phasen (15) in der Diffusionslotschicht (6).
  27. Verfahren nach Anspruch 26 dadurch gekennzeichnet, dass die Verbindung bei einer Temperatur zwischen 200°C und 400°C hergestellt wird.
  28. Verfahren nach Anspruch 26 oder Anspruch 27 dadurch gekennzeichnet, dass die Chipinsel (9) Cu oder eine Cu-basierende Legierung aufweist, wobei das Cu oder die Cu-basierende Legierung intermetallische Phasen (15) mit der Diffusionslotschicht (6) bildet.
  29. Verfahren nach einem der Ansprüche 26 bis 28 dadurch gekennzeichnet, dass als Schaltungsträger (8) ein Flachleiterrahmen vorgesehen ist, wobei der Flachleiterrahmen ferner mehrere Flachleiter (10) aufweist.
  30. Verfahren nach einem der Ansprüche 26 bis 28, das folgende zusätzliche Schritte aufweist: – Herstellen elektrischer Verbindungen (18) zwischen der Oberseite (16) des Halbleiterchips (1) und den Flachleitern (14) des Flachleiterrahmens (8), und – Einbetten des Halbleiterchips (1), der Chipinsel (9), der elektrischen Verbindungen (18), und der inneren Bereiche (11) der Flachleiter (10) in einer Kunststoffgehäusemasse (19).
  31. Verfahren nach Anspruch 30 dadurch gekennzeichnet, dass die elektrischen Verbindungen mittels Bonddrähte und/oder Kontaktbügel hergestellt werden.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461645B2 (en) 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device
EP2654075A3 (de) * 2010-03-31 2014-08-20 EV Group E. Thallner GmbH Verfahren zum permanenten Verbinden zweier Metalloberflächen
US8987879B2 (en) 2011-07-06 2015-03-24 Infineon Technologies Ag Semiconductor device including a contact clip having protrusions and manufacturing thereof
US9082878B2 (en) 2010-09-09 2015-07-14 Infineon Technologies Ag Method of fabricating a power semiconductor chip package
US9735126B2 (en) 2011-06-07 2017-08-15 Infineon Technologies Ag Solder alloys and arrangements

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006034679A1 (de) * 2006-07-24 2008-01-31 Infineon Technologies Ag Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
US20090140423A1 (en) * 2007-11-29 2009-06-04 International Business Machines Corporation Underbump metallurgy employing sputter-deposited nickel titanium alloy
US8952413B2 (en) * 2012-03-08 2015-02-10 Micron Technology, Inc. Etched trenches in bond materials for die singulation, and associated systems and methods
JP2014209508A (ja) * 2013-04-16 2014-11-06 住友電気工業株式会社 はんだ付半導体デバイス、実装はんだ付半導体デバイス、はんだ付半導体デバイスの製造方法および実装方法
US10903186B2 (en) * 2018-10-19 2021-01-26 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronic assemblies with solder layer and exterior coating, and methods of forming the same
IT201900003511A1 (it) * 2019-03-11 2020-09-11 St Microelectronics Srl Metodo per la fabbricazione di dispositivi integrati includenti una piastrina fissata ad un supporto di connessione

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19528441C2 (de) * 1995-03-01 1997-12-18 Fraunhofer Ges Forschung Untermetallisierung für Lotmaterialien
DE10124141A1 (de) * 2000-09-29 2002-04-11 Infineon Technologies Ag Verbindungseinrichtung
DE10314876A1 (de) * 2003-04-01 2004-11-04 Infineon Technologies Ag Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen für Leistungsbauteile mit Halbleiterchips

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3770988A (en) * 1970-09-04 1973-11-06 Gen Electric Self-registered surface charge launch-receive device and method for making
US4141028A (en) * 1977-08-10 1979-02-20 Rca Corporation Contact clip
JPS61257443A (ja) * 1985-05-08 1986-11-14 Mitsubishi Shindo Kk 半導体装置用Ｃｕ合金リ−ド素材
US4702967A (en) * 1986-06-16 1987-10-27 Harris Corporation Multiple-layer, multiple-phase titanium/nitrogen adhesion/diffusion barrier layer structure for gold-base microcircuit interconnection
DE3823347A1 (de) 1988-07-09 1990-01-11 Semikron Elektronik Gmbh Leistungs-halbleiterelement
DE69021438T2 (de) * 1989-05-16 1996-01-25 Marconi Gec Ltd Verfahren zur Herstellung einer Flip-Chip-Lötstruktur für Anordnungen mit Gold-Metallisierung.
JPH10135634A (ja) * 1990-03-19 1998-05-22 Hitachi Ltd 多層配線基板及びその製造方法
DE4396525T1 (de) * 1992-12-10 1997-04-17 Nippon Denso Co Oberflächenbehandlungsaufbau für eine Lötverbindung und flußmittelfreies Lötverfahren unter Verwendung dieses Aufbaus
US20020047217A1 (en) * 1995-03-01 2002-04-25 Elke Zakel Metallic undercoating for solder materials
JPH09139358A (ja) * 1995-11-13 1997-05-27 Sony Corp 半導体装置の製造方法
US5578841A (en) * 1995-12-18 1996-11-26 Motorola, Inc. Vertical MOSFET device having frontside and backside contacts
DE19606101A1 (de) 1996-02-19 1997-08-21 Siemens Ag Halbleiterkörper mit Lotmaterialschicht
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
US6337522B1 (en) * 1997-07-10 2002-01-08 International Business Machines Corporation Structure employing electrically conductive adhesives
DE10124970B4 (de) * 2001-05-21 2007-02-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
US6727587B2 (en) * 2002-04-30 2004-04-27 Infineon Technologies Ag Connection device and method for producing the same
US20060057388A1 (en) * 2004-09-10 2006-03-16 Sungho Jin Aligned and open-ended nanotube structure and method for making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19528441C2 (de) * 1995-03-01 1997-12-18 Fraunhofer Ges Forschung Untermetallisierung für Lotmaterialien
DE10124141A1 (de) * 2000-09-29 2002-04-11 Infineon Technologies Ag Verbindungseinrichtung
DE10314876A1 (de) * 2003-04-01 2004-11-04 Infineon Technologies Ag Verfahren zum mehrstufigen Herstellen von Diffusionslötverbindungen für Leistungsbauteile mit Halbleiterchips

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2654075A3 (de) * 2010-03-31 2014-08-20 EV Group E. Thallner GmbH Verfahren zum permanenten Verbinden zweier Metalloberflächen
EP2654074A3 (de) * 2010-03-31 2014-08-27 EV Group E. Thallner GmbH Verfahren zum permanenten Verbinden zweier Metalloberflächen
US11282801B2 (en) 2010-03-31 2022-03-22 Ev Group E. Thallner Gmbh Method for permanent connection of two metal surfaces
US9082878B2 (en) 2010-09-09 2015-07-14 Infineon Technologies Ag Method of fabricating a power semiconductor chip package
US8461645B2 (en) 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device
US9735126B2 (en) 2011-06-07 2017-08-15 Infineon Technologies Ag Solder alloys and arrangements
US8987879B2 (en) 2011-07-06 2015-03-24 Infineon Technologies Ag Semiconductor device including a contact clip having protrusions and manufacturing thereof

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DE102005052563B4 (de) 2016-01-14
US20080105907A1 (en) 2008-05-08
US8324115B2 (en) 2012-12-04

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