JPH09139358A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09139358A
JPH09139358A JP7294203A JP29420395A JPH09139358A JP H09139358 A JPH09139358 A JP H09139358A JP 7294203 A JP7294203 A JP 7294203A JP 29420395 A JP29420395 A JP 29420395A JP H09139358 A JPH09139358 A JP H09139358A
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connection hole
oxide film
conductive material
natural oxide
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Abstract

(57)【要約】 【課題】 浅い不純物拡散層上に形成された、金属シリ
サイド層上に開口した接続孔底部の自然酸化膜を、素子
領域にダメージを与えることなく除去する。 【解決手段】 接続孔１０底部に露出した金属シリサイ
ド層８表面の自然酸化膜を、高密度かつ低入射イオンエ
ネルギの条件でスパッタエッチングする。このとき、基
板加熱を併用してもよい。 【効果】 接続孔１０側面がスパッタされて接続孔１０
底部に再堆積することがない。この結果、低入射イオン
エネルギではあるが、高密度のイオン入射により、自然
酸化膜は効率的に除去される。基板加熱を併用すればＡ
ｒ等の入射イオンが金属シリサイド層８に取り込まれる
こともない。このため、低抵抗のオーミックコンタクが
形成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、さらに詳しくは、浅い不純物拡散層やこの不純物
拡散層上に形成された金属シリサイド層等の導電材料層
に臨む接続孔内に、コンタクトプラグや上層配線を埋め
込み、低コンタクト抵抗の多層配線構造を形成する工程
を有する高集積度化された半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置の高集積度化、高
性能化が進展するに伴い、ＭＩＳ型トランジスタにおい
ては、ゲート電極幅もクォータミクロン以下に縮小され
つつある。かかる微細な素子構造においては、ゲート電
極幅と同時に、不純物拡散層の深さも縮小することがシ
ョートチャネル効果を低減し、ソース・ドレイン耐圧を
確保するために必須である。一例として、０．２５μｍ
のゲート電極幅のＭＩＳ型トランジスタにおいては、不
純物拡散層の深さは０．０８μｍ（８０ｎｍ）程度以下
にシャロー化することが求められる。
【０００３】不純物拡散層のシャロー化に伴い、ソース
・ドレイン領域のシート抵抗値が増大し、半導体デバイ
スの応答速度と動作限界周波数が低下する別の問題が発
生する。ＭＩＳ型トランジスタのゲート遅延時間を
τpd、動作限界周波数をｆthとすると、ｆth〜１／τpd
の関係式で表され、両者は互いに反比例の関係にあるか
らである。この現象は、特に高速動作を要求されるＭＰ
Ｕ（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）では
問題が大きい。
【０００４】この対策として、ソース・ドレイン領域上
に選択的に低抵抗のＴｉＳｉ2 やＣｏＳｉ2 等の金属シ
リサイド層を形成する、サリサイド（Ｓａｌｉｃｉｄ
ｅ；Ｓｅｌｆ ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）プ
ロセスが提案されている。その概要を図６を参照して以
下に説明する。
【０００５】図６は一般的なサリサイドプロセスを用い
たＭＯＳＩＣの製造工程を示す概略断面図である。まず
シリコンからなる半導体基板１に素子分離領域２を形成
後、熱酸化膜の形成および多結晶シリコン層を形成して
これらをパターニングし、ゲート酸化膜３およびゲート
電極４を形成し、ゲート電極４をマスクとして全面に不
純物を浅くイオン注入する。つぎに全面に酸化シリコン
層を厚く形成後、これを全面エッチバックし、ゲート電
極４の側面にサイドウォールスペーサ５を形成する。こ
の後、ゲート電極４およびサイドウォールスペーサ５を
マスクとして再び不純物をイオン注入して活性化熱処理
を施し、図６（ａ）に示すようにＬＤＤ構造の不純物拡
散層６を形成する。
【０００６】つぎに図６（ｂ）に示すように、全面にＴ
ｉ等の金属層７を形成し、６００℃程度の第１の熱処理
を施して不純物拡散層６上の金属層７を固相拡散により
選択的にＴｉＳｉx とする。この第１の熱処理条件で
は、金属層７は素子分離領域２やサイドウォールスペー
サ５等の酸化シリコン系材料とは反応しない。多結晶シ
リコンからなるゲート電極４の表面を露出したまま金属
層７を形成した場合には、ゲート電極４の上にもＴｉＳ
ｉx が形成される。ゲート電極４上に酸化シリコン等の
スペーサを形成しておけば、ゲート電極４上にはＴｉＳ
ｉx は形成されない。この第１の熱処理で形成されるＴ
ｉＳｉx はＣ４９結晶構造であり、比較的高抵抗であ
る。
【０００７】この後、素子分離領域上等の未反応の金属
層７をアンモニア過水溶液（ＮＨ3とＨ2 Ｏ2 の混合水
溶液）でウェットエッチング除去し、不純物拡散層６上
等に選択的にＴｉＳｉx を残す。この後、８００℃程度
の第２の熱処理により、不純物拡散層６上等のＴｉＳｉ
x をＴｉＳｉ2 に変換し、自己整合的に金属シリサイド
層８を形成する。この状態を図６（ｃ）に示す。同図で
は、ゲート電極４上にも金属シリサイド層８が形成され
ている。この第２の熱処理で形成されるＴｉＳｉ2 はＣ
５４結晶構造を有し、Ｃ４９結晶構造の金属シリサイド
と比較して低抵抗であり、抵抗率は１５μΩ・ｃｍ程度
である。
【０００８】以上がサリサイドプロセスの主要部であ
る。この後は常法により、図６（ｄ）に示すように層間
絶縁膜９を形成し、不純物拡散層６に臨む接続孔１０を
開口する。つぎにいわゆるメタライゼーションプロセス
によりＡｌ系金属やＷ等による上層配線１６を形成し、
ＭＯＳＩＣを完成する。
【０００９】このサリサイド構造を用いたＭＯＳＩＣ
は、従来の同種ＭＯＳＩＣに比較して、ソース・ドレイ
ン抵抗が１桁程度低下する利点を有する。しかしながら
近年の素子の微細化により、不純物拡散層６の露出面積
も微細化が進んでいる。かかる狭隘な不純物拡散層領域
にサリサイドプロセスを適用すると、Ｃ４９結晶構造か
らＣ５４結晶構造への相変換がスムーズに行われない。
このため高温の第２の熱処理工程において、Ｃ４９結晶
構造のＴｉＳｉx の結晶粒が凝集してその表面が粗面化
し、この結果金属シリサイド層のシート抵抗の低減が望
めない。
【００１０】また不純物拡散層のシャロー化に合わせ、
金属シリサイド層の薄膜化も必要となる。この金属シリ
サイド層の薄膜化も結晶粒の凝集を進める方向に働く。
したがって、狭隘な不純物拡散層領域に、薄い金属シリ
サイド層を形成するに際しては、結晶粒の凝集を防止
し、平滑な表面を安定して得られるサリサイドプロセス
の開発が求められる。
【００１１】遷移金属シリサイド層の結晶粒の凝縮の原
因は、不純物拡散層表面に不可避的に存在する、不均一
な自然酸化膜がその一因と考えられている。従来よりこ
の不純物拡散層表面の自然酸化膜除去には、希ＨＦ水溶
液等によるウェット処理か、高イオンエネルギのＡｒ+
によるスパッタエッチングが採用されてきた。しかしな
がら、シャロー化された不純物拡散層を有する高集積度
半導体装置においては、かかる自然酸化膜除去方法では
むしろ不純物拡散層にダメージを与えることになりかね
ない。そこで本発明者は、低エネルギのプラズマエッチ
ング装置を採用し、入射イオンエネルギを制御しつつ自
然酸化膜を除去し、均一なサリサイドプロセスを達成し
うる方法を特願平７−６９０１５号明細書として提案し
た。この方法により、シャロー化された不純物拡散層を
有する高集積度半導体装置にも、サリサイドプロセスを
安定に適用できるようになった。
【００１２】
【発明が解決しようとする課題】さて、このように細心
の注意を払って形成した金属シリサイド層上に層間絶縁
膜を形成し、この層間絶縁膜に金属シリサイド層に臨む
接続孔を開口した後、接続孔内にコンタクトプラグある
いは上層配線を埋め込むメタライゼーションプロセスに
より多層配線構造が得られる。この際、接続孔開口およ
びレジストマスク剥離工程を経て、メタライゼーション
プロセスに至る迄の間に金属シリサイド層表面に再び自
然酸化膜が形成される。低抵抗のオーミックコンタクト
を得るためにはこの金属シリサイド層表面の自然酸化膜
の除去が必須である。自然酸化膜が不純物拡散層表面に
形成されている場合には、通常はここでも希ＨＦ水溶液
によるウェットプロセスが適用される。しかしながら、
接続孔底部の露出表面が例えばＴｉＳｉ2 等の金属シリ
サイド層の場合には、エッチングの選択比が得られず、
自然酸化膜とともにＴｉＳｉ2 もエッチングされるの
で、このウェットプロセスの採用は不可能である。
【００１３】また平行平板型エッチング装置を用いたＡ
ｒ+ 等によるスパッタエッチングを施す方法も考えられ
る。しかしイオン密度が低い平行平板型エッチング装置
で自然酸化膜を完全に除去するためには、Ａｒ+ に１０
００ｅＶ以上のエネルギを加える必要がある。このため
薄い金属シリサイド層が粗面化し、浅い不純物拡散層に
もダメージが入る虞れが大きい。また接続孔のアスペク
ト比が例えば５以上と大きい場合には、かかる強い入射
イオンエネルギで接続孔側壁がスパッタされて接続孔底
部に再堆積する成分が大きく、したがって自然酸化膜の
除去は進まず、コンタクト抵抗の低減が図れない場合が
ある。以上の説明は金属シリサイド層を有する半導体装
置を例示したが、浅い不純物拡散層に臨んで直接接続孔
を開口してメタライゼーションを施す場合にも同様の問
題が発生する。
【００１４】本発明は上述した従来技術の問題点に鑑み
て提案するものであり、接続孔底部に露出した不純物拡
散層や金属シリサイド層等の導電材料層上の自然酸化膜
を除去するにあたり、金属シリサイド層や不純物拡散層
にダメージを与えることなく、さらに接続孔側壁のスパ
ッタ生成物が接続孔底部に再堆積することのない、半導
体装置の製造方法を提供することをその課題とする。ま
た本発明は特に、１５０ｎｍ以下の浅い不純物拡散層上
や、この上に形成された薄い金属シリサイド層を有する
半導体装置において、低抵抗のオーミックコンタクトを
有する多層配線構造が安定に得られる半導体装置の製造
方法を提供することを課題とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、請求項１の発明においては、導電材料層上に形成
された層間絶縁膜に、導電材料層に臨む接続孔を開口す
る工程、この接続孔底部に露出した導電材料層表面の自
然酸化膜を除去する工程、すくなくともこの接続孔内部
に、コンタクトプラグまたは上層配線を形成する工程を
有する半導体装置の製造方法であって、この自然酸化膜
の除去工程は、自然酸化膜そのものはスパッタリング除
去される入射イオンエネルギ強度以上であるとともに、
接続孔側面がスパッタリングされて接続孔底部に露出し
た導電材料層表面に再付着する入射イオンエネルギ強度
未満の入射イオンエネルギを採用したスパッタエッチン
グ工程であり、この自然酸化膜の除去工程後、接続孔底
部に露出した導電材料層表面を酸化性雰囲気に曝すこと
なく、連続的にコンタクトプラグまたは上層配線を形成
することを特徴とするものである。
【００１６】この金属シリサイド層上の自然酸化膜を除
去する際のスパッタエッチングにおける入射イオンエネ
ルギ強度は、２０ｅＶ以上１０００ｅＶ未満であること
が望ましい。このスパッタエッチングは、Ａｒ、Ｈｅ、
Ｎｅ、ＫｒおよびＸｅ等の希ガスあるいはＮ2 等の比較
的不活性なガスにより施す。
【００１７】さらに請求項３の発明においては、導電材
料層上に形成された層間絶縁膜に、導電材料層に臨む接
続孔を開口する工程、この接続孔底部に露出した導電材
料層表面の自然酸化膜を除去する工程、すくなくともこ
の接続孔内部に、コンタクトプラグまたは上層配線を形
成する工程を有する半導体装置の製造方法であって、こ
の自然酸化膜の除去工程は、接続孔底部に露出した導電
材料層にスパッタイオン種がとりこまれる基板温度範囲
より高温に基板温度を設定したスパッタエッチング工程
であり、この自然酸化膜の除去工程後、接続孔底部に露
出した導電材料層表面を酸化性雰囲気に曝すことなく、
連続的にコンタクトプラグまたは上層配線を形成するこ
とを特徴とするものである。
【００１８】この金属シリサイド層上の自然酸化膜を除
去するスパッタエッチングの際の基板温度の設定は、３
００℃以上であることが望ましい。基板加熱温度の上限
は特に制限はないが、不純物拡散層内の不純物が再拡散
する温度、あるいは金属シリサイド層の凝縮が起こる温
度のいずれかの温度以下に制限されることは当然であ
る。このスパッタエッチングも、Ａｒ、Ｈｅ、Ｎｅ、Ｋ
ｒおよびＸｅ等の希ガスあるいはＮ2 等の比較的不活性
なガスにより施す。
【００１９】いずれの発明においても、不純物拡散層の
深さは、１５０ｎｍ以下である微細なデザインルールの
半導体装置に適用した場合に、本発明はその効果を顕著
に発揮することができる。
【００２０】つぎに本発明の作用の説明に移る。本発明
は接続孔底部に露出した導電材料層表面の自然酸化膜の
除去に際し、鋭意検討を加えた結果、入射イオンエネル
ギを最適範囲内に納めた場合にのみ低抵抗のオーミック
コンタクトを形成できること、そしてこの入射イオンエ
ネルギの最適範囲は接続孔のアスペクト比とも密接な関
係があることを確認した。この関係を図５に示す。
【００２１】同図は各種開口径およびアスペクト比を有
する接続孔底部の導電材料層１４表面の自然酸化膜を除
去するために、Ａｒ+ によるスパッタエッチングを施し
た場合に、接続孔側壁が不所望にスパッタリングされ、
スパッタ生成物が接続孔底部に再堆積する場合の堆積層
の厚さと、その様子を示したものである。スパッタエッ
チング装置として、１０００ｅＶ程度以上の入射イオン
エネルギを持つ平行平板型エッチング装置と、１００ｅ
Ｖ程度の入射イオンエネルギ強度での処理が可能である
誘導結合プラズマ（ＩＣＰ；Ｉｎｄｕｃｔｉｖｅｌｙ
ＣｏｕｐｌｅｄＰｌａｓｍａ）エッチング装置を採用し
た場合の実験結果である。
【００２２】なお平行平板型エッチング装置は、ダイオ
ード電極間に安定なプラズマを発生するためには、印加
電圧をある閾値以上に設定する必要があるために、入射
イオンエネルギは必然的に１０００ｅＶ程度以上になる
ものであるが、イオン密度は低く、１０9 ／ｃｍ3 オー
ダである。これに対し、誘導結合プラズマエッチング装
置、ＥＣＲ（ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ Ｒ
ｅｓｏｎａｎｃｅ）プラズマエッチング装置あるいはヘ
リコン波プラズマエッチング装置等、高密度プラズマ発
生源を有するエッチング装置は、プラズマ生成のための
電力と、基板バイアス電力の値は独立に選択することが
できる。このため、弱い入射イオンエネルギではある
が、１０11〜１０12／ｃｍ3 オーダの高密度プラズマに
よりスループットの高い低ダメージエッチングが可能で
ある。磁界を併用したマグネトロン方式の平行平板型エ
ッチング装置は、両者の中間の性格を有し、マグネトロ
ン放電を利用する分だけ印加電力を低減でき、１０10／
ｃｍ3 オーダのプラズマ密度での処理が可能である。
【００２３】さて、図５に示した接続孔１０の概略断面
図に見られるように、平行平板型エッチング装置による
スパッタエッチングでは、強い入射イオンエネルギで接
続孔１０の側壁がスパッタされ、スパッタ生成物は接続
孔１０底部の導電材料層１４表面に絶縁性の再堆積物９
ｄを形成する。この再堆積物９ｄは接続孔１０底部に直
接入射するＡｒ+ により、その一部は除去される。しか
し、接続孔１０の開口径が微小であったり、アスペクト
比が大きい場合には、再堆積の方が優勢の場合となり、
その厚さは累積してゆく。すなわちこの再堆積物９ｄの
厚さは、接続孔１０の開口径が小さい程、また接続孔１
０のアスペクト比が大きい程、厚く形成される。このた
め微細で高アスペクト比の接続孔のスパッタクリーニン
グは、１０００ｅＶ程度以上の入射イオンエネルギを持
つ平行平板型エッチング装置では達成されず、低抵抗の
オーミックコンタクトを得ることは困難である。なお、
同図で示した接続孔１０の概略断面図は、層間絶縁膜９
の厚さは０．６μｍ、接続孔１０の開口径は０．１μｍ
の場合である。
【００２４】これに対し、１００ｅＶ程度の入射イオン
エネルギでのスパッタエッチングが可能な誘導結合プラ
ズマエッチング装置では、高真空度かつ均一性の高いプ
ラズマに起因して接続孔１０側壁へのイオンの入射角が
小さいこととあいまって、接続孔１０側壁がスパッタさ
れることはない。このため、接続孔１０底部の導電材料
層１４表面に再堆積物９ｄが形成されることはない。し
かも接続孔１０底部に入射するＡｒ+ は高密度であり、
導電材料層１４表面の自然酸化膜を除去するために必要
最低限のエネルギは有していながらダメージを与えるこ
とがないので、効率のよいスパッタクリーニングが可能
である。したがって、この後被処理基板を酸化性雰囲気
に曝すことなく連続的にメタライゼーション工程を施せ
ば、低抵抗のオーミックコンタクトを得ることは容易で
ある。
【００２５】金属シリサイド層表面の自然酸化膜を除去
のために必要な入射イオンエネルギは、最低限２０ｅＶ
程度であり、実用的なエッチングレートを得るためには
５０ｅＶ程度以上が望ましい。この値は、高密度プラズ
マエッチング装置の基板バイアス電力の設定により任意
に制御できる。
【００２６】さらに本発明の半導体装置の製造方法にお
いては、導電材料層表面の自然酸化膜除去工程におい
て、被処理基板温度を高温に制御し入射したＡｒ+ が金
属シリサイド層中に留まらないようにする。これは、基
板加熱により導電材料層を構成する結晶の格子振動エネ
ルギを高め、結果として入射したＡｒ原子が振動エネル
ギを受け取ることにより、Ａｒの脱離を容易にし、これ
により導電材料層表面を清浄化し、低オーミックコンタ
クトを得るものである。この効果は原理的には被処理基
板温度を室温以上に制御すれば得られるものであるが、
顕著な効果が得られるのは２００℃以上、望ましくは３
００℃以上である。この被処理基板加熱は、単独で施し
てもよく、請求項１の発明である低入射イオンエネルギ
でのスパッタエッチングと組み合わせて用いてもよい。
【００２７】本発明は、不純物拡散層の深さが１５０ｎ
ｍ程度以下の浅い高集積度半導体装置の製造工程に採用
して効果が大きい。これは０．３５μｍないし０．５μ
ｍ以下のデザインルールの半導体装置に相当する。
【００２８】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図６中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００２９】実施例１ 本実施例はマグネトロンＲＩＥ装置により、接続孔底部
に露出する不純物拡散層上の金属シリサイド層表面をソ
フトエッチングして自然酸化膜を除去し、連続的にメタ
ライゼーションを施した例であり、これを図１ないし図
３を参照して説明する。
【００３０】図３は本実施例で採用したマグネトロンＲ
ＩＥ装置の一構成例を示す概略断面図である。ＲＦ電源
２３が接続された下部電極兼基板ステージ２２上に被処
理基板２１を載置し、セラミクス製のクランパ２４によ
り被処理基板２１を保持する。被処理基板２１に対向す
るチャンバ２９の上部には上部電極兼ガスシャワーヘッ
ド２５が設置されておりこれは接地電位に落とされてい
る。チャンバ側面には露出表面を石英ライナ２７により
被覆された磁石２６が配置されており、磁力線による電
子のドリフト運動により、チャンバ２９内のプラズマ密
度の向上に寄与する。符号２８は上部電極兼ガスシャワ
ーヘッドのスパッタリング等を防止する遮蔽板である。
図３では、ガス導入孔、真空ポンプや被処理基板搬送装
置等の細部は図示を省略する。なお、本実施例のマグネ
トロンＲＩＥ装置はこれも図示を省略するが、ゲートバ
ルブを介して、メタライゼーション用のスパッタリング
装置やＣＶＤ装置に被処理基板を大気に曝すことなく搬
送可能とされている、クラスタツールとして構成されて
いる。
【００３１】本マグネトロンＲＩＥによれば、１０10／
ｃｍ3 オーダでの比較的高密度のイオンによるスパッタ
エッチングと、これに引き続き被処理基板表面を酸化す
ることなくメタライゼーションを施すことが可能であ
る。
【００３２】つぎに本実施例による半導体装置の製造方
法につき、図１〜図２を参照して説明する。本実施例は
ＣｏＳｉx による金属シリサイド層表面の自然酸化膜を
除去した例である。
【００３３】まず常法に準拠してＭＯＳトランジスタを
作成する。すなわち、まず図１（ａ）に示すようにＳｉ
からなる半導体基板１にＬＯＣＯＳやトレンチアイソレ
ーション法により素子分離領域２を形成する。露出して
いる半導体基板１を熱酸化し、さらにｎ+ 多結晶シリコ
ン層を形成後パターニングし、ゲート酸化膜３およびゲ
ート電極４を形成し、さらにゲート電極４をマスクに不
純物を低濃度にイオン注入する。
【００３４】つぎに図１（ｂ）に示すようにシリコン酸
化膜を全面に厚く堆積後、このシリコン酸化膜を全面エ
ッチンバックしてゲート電極４の側面にサイドウォール
スペーサ５を形成する。この後、ゲート電極４およびサ
イドウォールスペーサ５をマスクに再びイオン注入し、
活性化熱処理してＬＤＤ構造の不純物拡散層６を形成す
る。
【００３５】不純物拡散層６にダメージを与えることの
ない様に配慮しながら、その表面の自然酸化膜（図示せ
ず）を除去後、直ちに図１（ｃ）に示すように全面にＣ
ｏをＲＦスパッタリング等で堆積し、金属層７を薄く形
成する。 Ａｒ流量 １００ ｓｃｃｍ スパッタリング圧力 ０．４７ Ｐａ ＲＦ電源パワー １ ＫＷ（１３．５６ＭＨｚ） 被処理基板温度 １５０ ℃ 膜厚 ３０ ｎｍ 不純物拡散層６表面の自然酸化膜の除去は、常法の希Ｈ
Ｆ水溶液によるウェット処理でも可能であるが、本発明
者が先に特願平７−６９０１５号明細書に提案したよう
に、高密度プラズマエッチング装置によりソフトエッチ
ングすれば、不純物拡散層６表面の粗面化や結晶欠陥に
よるダメージを回避することができるので、この方法を
採用することが望ましい。この場合にも、エッチング装
置とＲＦスパッタリング装置等がゲートバルブで連接さ
れ、被処理基板が大気に触れることなく搬送可能な連続
処理装置を用いることが望ましい。
【００３６】この後、Ｎ2 雰囲気中でＲＴＡ（Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により第１の熱処
理を施し、不純物拡散層６およびゲート電極４上の金属
層７をＣｏＳｉx 化する。 Ｎ2 流量 ５ ｓｌｍ 被処理基板温度 ５５０ ℃ 時間 ３０ ｓｅｃ さらにアンモニア過水に浸漬し、未反応の金属層７を除
去する。続けて第２の熱処理を施して安定なＣｏＳｉ2
からなる金属シリサイド層８を形成する。 Ｎ2 流量 ５ ｓｌｍ 被処理基板温度 ８００ ℃ 時間 ３０ ｓｅｃ この状態を図２（ｄ）に示す。同図においては、ゲート
電極４上にも金属シリサイド層８が形成されている。
【００３７】この後、ＳｉＯ2 からなる層間絶縁膜９を
下記減圧ＣＶＤ条件により形成する。 ＴＥＯＳ ５０ ｓｃｃｍ Ｏ2 ５０ ｓｃｃｍ ガス圧力 ４０ Ｐａ 基板温度 ７２０ ℃ 層間絶縁膜厚 ６００ ｎｍ
【００３８】つぎに不純物拡散層６上の金属シリサイド
層８に臨む開口部を有するレジストマスク（図示せず）
を形成し、下記条件によるＲＩＥにより接続孔１０を開
口する。この状態を図２（ｄ）に示す。 Ｃ4 Ｆ8 ５０ ｓｃｃｍ ガス圧力 ２ Ｐａ ＲＦ電源パワー １２００ Ｗ 本ＲＩＥ条件は一般的な条件であるが、この際にも金属
シリサイド層８にダメージを与えない配慮が必要であ
る。すなわち、層間絶縁膜９の構成材料の化学結合は切
断するが、金属シリサイド層８の化学結合は保存しうる
入射イオンエネルギ条件によりエッチングすることが望
ましい。かかるプラズマエッチング方法としては、本発
明者が先に特願平７−２５２６３７号明細書として提案
した方法を採用することが望ましい。この後レジストマ
スクを剥離して図２（ｅ）に示す状態とする。
【００３９】この後の工程は本実施例の主要部である。
接続孔１０底部に露出した金属シリサイド層８の表面に
は図示しない自然酸化膜が不均一に形成されており、こ
のままメタライゼーションプロセスに移った場合には低
抵抗のオーミックコンタクトを得ることはできない。そ
こで、先に図３で説明したマグネトロンＲＩＥ装置の基
板ステージ２２上に、図２（ｅ）で示す被処理基板を載
置し、この自然酸化膜を下記条件により例えば１分間程
度スパッタエッチングする。 Ａｒ流量 ２０ ｓｃｃｍ ガス圧力 ０．４ Ｐａ ＲＦ電源パワー ５００ Ｗ 磁界強度 ５×１０-3Ｔ（５０Ｇ） 被処理基板温度 常温 本スパッタエッチング条件は、磁界を用いない通常のＲ
ＩＥに比較して弱いＲＦ電源パワーである。したがっ
て、被処理基板２１に入射するイオンエネルギも比較的
弱い自己バイアスによるものであり、接続孔１０の側面
をスパッタして金属シリサイド層８表面に再堆積物を形
成することはない。一方イオン密度は１０10／ｃｍ3 オ
ーダと高密度であり、接続孔１０底部に入射するＡｒ+
の量は多いので、金属シリサイド層８にダメージを与え
ることなく表面の自然酸化膜は除去される。
【００４０】続けて被処理基板を大気にさらすことなく
スパッタリング装置に搬送し、まずＴｉ／ＴｉＮ積層構
造の密着層兼バリアメタル層１１をスパッタリングおよ
び反応性スパッタリングによりコンフォーマルに形成す
る。 Ｔｉ層形成条件： Ａｒ １００ ｓｃｃｍ ガス圧力 ０．４７ Ｐａ ＲＦ電源パワー ８ ＫＷ 基板温度 １５０ ℃ 膜厚 １０ ｎｍ ＴｉＮ層形成条件： Ａｒ ４０ ｓｃｃｍ Ｎ2 ２０ ｓｃｃｍ ガス圧力 ０．４７ Ｐａ ＲＦ電源パワー ５ ＫＷ 基板温度 １５０ ℃ 膜厚 ７０ ｎｍ
【００４１】つぎにブランケットＣＶＤにより、Ｗから
なる高融点金属層１２を下記条件により形成する。 ＷＦ6 ７５ ｓｃｃｍ Ｈ2 ５００ ｓｃｃｍ Ｎ2 ３００ ｓｃｃｍ Ａｒ ２２００ ｓｃｃｍ ガス圧力 １．１×１０4 Ｐａ 基板温度 ４５０ ℃ 膜厚 ４００ ｎｍ
【００４２】この後、層間絶縁膜９表面より上に位置す
る密着層兼バリアメタル層１１と高融点金属層１２を下
記ＲＩＥ条件により全面エッチバックし、コンタクトプ
ラグ１３を形成する。 ＳＦ6 ５０ ｓｃｃｍ ガス圧力 １．３３ Ｐａ ＲＦ電源パワー １５０ Ｗ
【００４３】つぎにＴｉからなるバリア層１４とＡｌ系
金属層１５との積層構造をスパッタリングにより形成す
る。 バリア層形成条件： Ａｒ １００ ｓｃｃｍ ガス圧力 ０．４７ Ｐａ ＲＦ電源パワー ４ ＫＷ 基板温度 １５０ ℃ 膜厚 ３０ ｎｍ Ａｌ系金属層（Ａｌ−１％Ｓｉ−０．５％Ｃｕ）形成条
件： Ａｒ ５０ ｓｃｃｍ ガス圧力 ０．４７ Ｐａ ＲＦ電源パワー ２２．５ ＫＷ 基板温度 １５０ ℃ 膜厚 ５００ ｎｍ
【００４４】この後、所望の配線形状のレジストマスク
（図示せず）を形成し、基板バイアス印加型ＥＣＲプラ
ズマエッチング装置で、下記条件により、バリア層１４
とＡｌ系金属層１５からなる上層配線１６を形成する。 ＢＣｌ3 ６０ ｓｃｃｍ Ｃｌ2 ９０ ｓｃｃｍ ガス圧力 ０．１６ Ｐａ マイクロ波電源パワー １ ＫＷ ＲＦ電源パワー ５０ Ｗ 以上の工程によりＭＯＳＩＣが完成する。この状態を図
２（ｆ）に示す。
【００４５】本実施例によれば、マグネトロンＲＩＥ装
置による比較的高密度かつ低入射イオンエネルギ条件で
金属シリサイド層上の自然酸化膜を除去したことによ
り、低抵抗のオーミックコンタクによる多層配線構造の
半導体装置を形成することが可能となる。
【００４６】実施例２ 本実施例は前実施例１の変形例であり、金属シリサイド
層上の自然酸化膜の除去条件のみが異なる。本実施例で
は、Ａｒ流量を低減し、安定なプラズマ放電の起動およ
び持続が困難となるところを大型の磁石を採用すること
により対処した。スパッタエッチング条件の一例を次に
あげる。 Ａｒ流量 ２ ｓｃｃｍ ガス圧力 ０．０４ Ｐａ ＲＦ電源パワー ５００ Ｗ 磁界強度 １０×１０-3Ｔ（１００Ｇ） 被処理基板温度 常温 本スパッタエッチング条件は、強磁界の磁石を用いたこ
とによりガス圧力の低圧化が可能となり、被処理基板へ
のＡｒ+ の全入射量は低減しながらも垂直入射成分は実
施例１と同様に確保される。この結果、斜め入射イオン
成分による接続孔１０側面のスパッタはほぼ完全に回避
され、金属シリサイド層８表面に再堆積物を形成するこ
とはない。その一方で金属シリサイド層８にダメージを
与えることなく表面の自然酸化膜は除去される。この後
の工程は実施例１と同様であるので、重複する説明は省
略する。
【００４７】実施例３ 本実施例は、金属シリサイド層上の自然酸化膜の除去の
ためのスパッタエッチング装置として、ＩＣＰエッチン
グ装置を採用した例である。このＩＣＰエッチング装置
の構成例を図４を参照して説明する。
【００４８】図４はＩＣＰエッチング装置の一構成例を
示す概略断面図である。石英等の誘電体材料からなるチ
ャンバ２９内の基板ステージ２２に被処理基板２１を載
置し、基板バイアス電源３４よりマッチングインピーダ
ンス３０を介して基板バイアスを与える。一方チャンバ
２９の側面を巻回する大径のＩＣＰコイル３１には、別
のマッチングインピーダンス３３を介してＩＣＰ電源３
２を接続する。なお基板ステージ２２はヒータ等図示し
ない基板加熱手段を内蔵している。本ＩＣＰエッチング
装置でも、ガス導入孔、真空ポンプや被処理基板２１の
クランパ等の細部は図示を省略する。本実施例のＩＣＰ
エッチング装置はこれも図示を省略するが、ゲートバル
ブを介してメタライゼーション用のスパッタリング装置
やＣＶＤ装置に被処理基板を大気に曝すことなく搬送可
能とされているクラスタツールとして構成されている。
【００４９】かかる構成のＩＣＰエッチング装置によれ
ば、磁界印加を必要としないことから発散磁界の影響を
受けない、均一なエッチング処理が可能である。また大
径のＩＣＰコイル３１の採用により、チャンバ２９内に
は１０12／ｃｍ3 オーダの高密度プラズマによる処理を
施すことができる。
【００５０】次に本実施例による半導体装置の製造方法
の説明に移る。本実施例も基本的な工程は実施例１に準
じるものであり、主要工程部である金属シリサイド層上
の自然酸化膜の除去条件のみが異なる。このスパッタエ
ッチング条件を次に示す。実施例１で説明した図２
（ｅ）に示す被処理基板を図４を参照して説明したＩＣ
Ｐエッチング装置の基板ステージ２２上に載置し、一例
として下記スパッタエッチング条件で金属シリサイド層
８上の図示しない自然酸化膜をスパッタエッチングす
る。 Ａｒ ２ ｓｃｃｍ ガス圧力 ０．０４ Ｐａ ＩＣＰ電源パワー ６００ Ｗ（４５０ｋＨｚ） 基板バイアス電源パワー ５０ Ｗ（１３．５６ＭＨｚ） 基板温度 常温 この後の工程は前実施例と同様である。
【００５１】本スパッタエッチング条件は、基板バイア
ス電源パワーを低めに設定したことにより、７０ｅＶ程
度の低入射イオンエネルギかつ高密度プラズマでのスパ
ッタエッチング処理が可能であり、接続孔１０側面のス
パッタは効果的に回避され、金属シリサイド層８表面に
再堆積物を形成することはない。その一方で金属シリサ
イド層８にダメージを与えることなく表面の自然酸化膜
は除去される。この後の工程は実施例１と同様であるの
で重複する説明は省略する。
【００５２】実施例４ 本実施例は前実施例３の変形例であり、主要工程部であ
る金属シリサイド層上の自然酸化膜の除去時に基板加熱
を施したものである。スパッタエッチング条件の一例を
下記に示す。 Ａｒ ２ ｓｃｃｍ ガス圧力 ０．０４ Ｐａ ＩＣＰ電源パワー ６００ Ｗ（４５０ｋＨｚ） ＲＦ電源パワー ５０ Ｗ（１３．５６ＭＨｚ） 基板温度 ４００ ℃ この後の工程は前実施例と同様である。
【００５３】本スパッタエッチング条件は、ＲＦ電源パ
ワーを低めに設定したことにより、７０ｅＶ程度の低入
射イオンエネルギかつ高密度プラズマでのスパッタエッ
チング処理が可能であり、接続孔１０側面のスパッタは
効果的に回避され、金属シリサイド層８表面に再堆積物
を形成することはない。その一方で金属シリサイド層８
にダメージを与えることなく表面の自然酸化膜は除去さ
れる。さらに基板温度を高く設定したことにより、金属
シリサイド層８に取り込まれるＡｒ量を極めて微量とす
ることができ、低抵抗のオーミックコンタクトの形成に
寄与する。
【００５４】以上、本発明を４例の実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。
【００５５】例えば、金属シリサイド層としてＣｏＳｉ
x をとりあげたが、他にＴｉ、Ｎｉ、Ｗ Ｍｏ、Ｐｔ、
ＺｒおよびＨｆ等の各種金属を用いる場合も同様であ
る。とくに、ＴｉＳｉ2 の場合には先述したようにＨＦ
水溶液により自然酸化膜のみならずＴｉＳｉ2 も速やか
に除去されるのでウェットエッチングによる自然酸化膜
除去は不可能である。したがって、本発明の優位性は大
きい
【００５６】導電材料層として不純物拡散層上に形成さ
れた金属シリサイド層を例示したが、不純物拡散層その
ものに形成された自然酸化膜の除去に本発明を適用して
もよく、特に浅い接合を有する高集積度半導体装置の不
純物拡散層表面の清浄化には好適に適用できる。もちろ
ん、微細なデザインルールの多結晶シリコンやポリサイ
ド等の配線層上に臨んで開口した接続孔底部の配線層表
面の自然酸化膜の除去に適用してもよい。
【００５７】接続孔内部にコンタクトプラグを埋め込
み、この後上層配線を形成するものとしたが、Ａｌ系金
属の高温スパッタリング等により、接続孔内部に直接上
層配線の一部を埋め込む構成としてもよい。
【００５８】本発明を適用する半導体装置として、ＭＯ
ＳＩＣの他にバイポーラＩＣやＢｉＭＯＳ−ＩＣ、ＣＣ
Ｄ装置、超伝導応用素子等各種電子デバイスに適用でき
る。その他、本発明の技術的思想の範囲内で、エッチン
グ装置やプロセス条件は適宜変更が可能である。
【００５９】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、浅い不純物拡散層や
その上に形成された金属シリサイド層等の表面の自然酸
化膜を均一かつ完全に除去しうるとともに、これら導電
材料層に結晶欠陥等のダメージや粗面化が生じることが
ない。またスパッタエッチング時に基板加熱を併用すれ
ば、Ａｒ等のスパッタリング種が導電材料層中に残留す
る不都合を回避することも可能である。
【００６０】このように清浄化された不純物拡散層表面
に直ちにコンタクトプラグないし上層配線を形成すれ
ば、低抵抗のオーミックコンタクトを有する多層配線を
形成することができる。したがって、高度に集積化され
た微細なデザインルールによるＭＯＳＩＣ等の半導体装
置の高速動作、低電圧動作および低消費電力等の諸特性
の向上に寄与する。
【図面の簡単な説明】
【図１】本発明を適用した実施例１ないし４の工程の前
半を、その工程順に説明する概略断面図であり、（ａ）
は半導体基板の素子領域上にゲート電極を形成した状
態、（ｂ）はサイドウォールスペーサおよび不純物拡散
層を形成した状態、（ｃ）は全面に金属層を形成した状
態である。
【図２】本発明を適用した実施例１ないし４の後半を、
その工程順に説明する概略断面図であり、（ｄ）は熱処
理を施して不純物拡散層上等に選択的に金属シリサイド
層を形成した状態、（ｅ）は層間絶縁膜を形成し、金属
シリサイド層に臨む接続孔を開口した状態、（ｆ）は金
属シリサイド層表面の自然酸化膜を除去し、コンタクト
プラグおよび上層配線を形成した状態である。
【図３】本発明を適用した実施例１および２で採用した
マグネトロンＲＩＥ装置の一構成例を示す概略断面図で
ある。
【図４】本発明を適用した実施例３および４で採用した
ＩＣＰエッチング装置の一構成例を示す概略断面図であ
る。
【図５】接続孔底部に露出した導電材料層表面の自然酸
化膜のスパッタエッチングを施す際の、接続孔側面のス
パッタによる再堆積の様子を示す図である。
【図６】サリサイドプロセスを適用した一般的なＭＯＳ
ＩＣの製造工程を示す概略断面図であり、（ａ）は半導
体基板の素子領域上にゲート電極および不純物拡散層を
形成した状態、（ｂ）は全面に金属層を形成した状態、
（ｃ）は 処理を施して不純物拡散層上等に選択的に金
属シリサイド層を形成した状態、（ｄ）は層間絶縁膜に
接続孔を開口し、上層配線を形成した状態である。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウォールスペーサ ６ 不純物拡散層 ７ 金属層 ８ 金属シリサイド層 ９ 層間絶縁膜 ９ｄ 再堆積物 １０ 接続孔 １１ 密着層兼バリアメタル層 １２ 高融点金属層 １３ コンタクトプラグ １４ バリア層 １５ Ａｌ系金属層 １６ 上層配線 １７ 導電材料層 ２１ 被処理基板 ２２ 基板ステージ ２３ ＲＦ電源 ２４ クランパ ２５ 上部電極兼ガスシャワーヘッド ２６ 磁石 ２７ 石英ライナ ２８ 遮蔽板 ２９ チャンバ ３０、３３ マッチングインーダンス ３１ ＩＣＰコイル ３２ ＩＣＰ電源 ３４ 基板バイアス電源

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 導電材料層上に形成された層間絶縁膜
    に、前記導電材料層に臨む接続孔を開口する工程、 前記接続孔底部に露出した、前記導電材料層表面の自然
    酸化膜を除去する工程、 すくなくとも前記接続孔内部に、コンタクトプラグおよ
    び上層配線のうちのいずれか一方を形成する工程を有す
    る半導体装置の製造方法であって、 前記自然酸化膜の除去工程は、 前記自然酸化膜はスパッタリング除去される入射イオン
    エネルギ強度以上であるとともに、前記接続孔側面がス
    パッタリングされて前記接続孔底部に露出した前記導電
    材料層表面に再付着する入射イオンエネルギ強度未満の
    入射イオンエネルギを採用したスパッタエッチング工程
    であり、 前記自然酸化膜の除去工程後、 前記接続孔底部に露出した前記導電材料層表面を酸化性
    雰囲気に曝すことなく、連続的に前記コンタクトプラグ
    および前記上層配線のうちのいずれか一方を形成するこ
    とを特徴とする、半導体装置の製造方法。
  2. 【請求項２】 入射イオンエネルギ強度は、２０ｅＶ以
    上１０００ｅＶ未満であることを特徴とする、請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 導電材料層上に形成された層間絶縁膜
    に、前記導電材料層に臨む接続孔を開口する工程、 前記接続孔底部に露出した、前記導電材料層表面の自然
    酸化膜を除去する工程、 すくなくとも前記接続孔内部に、コンタクトプラグおよ
    び上層配線のうちのいずれか一方を形成する工程を有す
    る半導体装置の製造方法であって、 前記自然酸化膜の除去工程は、 前記接続孔底部に露出した前記金属シリサイド層内にス
    パッタイオン種がとりこまれる基板温度範囲より高温に
    基板温度を設定したスパッタエッチング工程であり、 前記自然酸化膜の除去工程後、 前記接続孔底部に露出した前記導電材料層表面を酸化性
    雰囲気に曝すことなく、連続的に前記コンタクトプラグ
    および前記上層配線のうちのいずれか一方を形成するこ
    とを特徴とする、半導体装置の製造方法。
  4. 【請求項４】 基板温度の設定は、３００℃以上である
    ことを特徴とする、請求項３記載の半導体装置の製造方
    法。
  5. 【請求項５】 導電材料層は、半導体基板上に形成され
    た不純物拡散層であることを特徴とする、請求項１また
    は３記載の半導体装置の製造方法。
  6. 【請求項６】 不純物拡散層の深さは、１５０ｎｍ以下
    であることを特徴とする、請求項５記載の半導体装置の
    製造方法。
  7. 【請求項７】 導電材料層は、半導体基板上に形成され
    た不純物拡散層表面に形成された金属シリサイド層であ
    ることを特徴とする、請求項１または３記載の半導体装
    置の製造方法。
  8. 【請求項８】 不純物拡散層の深さは、１５０ｎｍ以下
    であることを特徴とする、請求項７記載の半導体装置の
    製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144029A (ja) * 1998-11-13 2001-05-25 Seiko Epson Corp 半導体装置の製造方法
KR100451757B1 (ko) * 1998-09-29 2004-11-26 주식회사 하이닉스반도체 반도체소자의콘택홀형성방법
WO2005104203A1 (ja) * 2004-03-31 2005-11-03 Fujitsu Limited 基板処理装置および半導体装置の製造方法
JP2007027680A (ja) * 2005-06-17 2007-02-01 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2007511087A (ja) * 2003-11-08 2007-04-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法
JP2010129626A (ja) * 2008-11-26 2010-06-10 Renesas Technology Corp 半導体集積回路装置の製造方法
KR20120044103A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 산화막 제거 방법과 이 방법에 사용된 스퍼터링 장치, 산화막 제거 방법을 이용한 전자소자의 제조방법 및 산화막 제거 방법이 적용되어 형성된 전자소자
JP2012253374A (ja) * 2006-10-11 2012-12-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8679973B2 (en) 2006-10-11 2014-03-25 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
JP2017174939A (ja) * 2016-03-23 2017-09-28 Ｓｐｐテクノロジーズ株式会社 炭化珪素半導体素子の製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684849B2 (ja) * 1997-06-17 2005-08-17 セイコーエプソン株式会社 Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法
JP2003526191A (ja) 1997-08-13 2003-09-02 アプライド マテリアルズ インコーポレイテッド 半導体デバイス用銅エッチング方法
JP3292154B2 (ja) * 1998-09-10 2002-06-17 日本電気株式会社 半導体装置の製造方法
JP2000208437A (ja) * 1999-01-08 2000-07-28 United Microelectronics Corp ケイ化物層の形成方法
EP1049167A3 (en) 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6668445B1 (en) * 2000-01-11 2003-12-30 Lexmark International, Inc. Method of increasing tab bond strength using reactive ion etching
US6274483B1 (en) * 2000-01-18 2001-08-14 Taiwan Semiconductor Manufacturing Company Method to improve metal line adhesion by trench corner shape modification
US6756315B1 (en) 2000-09-29 2004-06-29 Cypress Semiconductor Corporation Method of forming contact openings
KR100562310B1 (ko) * 2003-04-08 2006-03-22 동부아남반도체 주식회사 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
DE102005052563B4 (de) * 2005-11-02 2016-01-14 Infineon Technologies Ag Halbleiterchip, Halbleiterbauteil und Verfahren zu deren Herstellung
US8399360B1 (en) 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
US20070187227A1 (en) * 2006-02-15 2007-08-16 Marinero Ernesto E Method for making a perpendicular magnetic recording disk
CN113382551A (zh) * 2015-05-06 2021-09-10 哈钦森技术股份有限公司 用于硬盘驱动器的挠曲部的等离子体处理

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5298446A (en) * 1990-02-20 1994-03-29 Sharp Kabushiki Kaisha Process for producing semiconductor device
CA2032763C (en) * 1990-12-20 2001-08-21 Mitel Corporation Prevention of via poisoning by glow discharge induced desorption
US5403434A (en) * 1994-01-06 1995-04-04 Texas Instruments Incorporated Low-temperature in-situ dry cleaning process for semiconductor wafer
JP3326974B2 (ja) * 1994-07-28 2002-09-24 ソニー株式会社 多層配線の形成方法および半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451757B1 (ko) * 1998-09-29 2004-11-26 주식회사 하이닉스반도체 반도체소자의콘택홀형성방법
JP2001144029A (ja) * 1998-11-13 2001-05-25 Seiko Epson Corp 半導体装置の製造方法
JP2007511087A (ja) * 2003-11-08 2007-04-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法
JP4662943B2 (ja) * 2003-11-08 2011-03-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法
WO2005104203A1 (ja) * 2004-03-31 2005-11-03 Fujitsu Limited 基板処理装置および半導体装置の製造方法
JP2007027680A (ja) * 2005-06-17 2007-02-01 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2012253374A (ja) * 2006-10-11 2012-12-20 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8679973B2 (en) 2006-10-11 2014-03-25 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
JP2010129626A (ja) * 2008-11-26 2010-06-10 Renesas Technology Corp 半導体集積回路装置の製造方法
KR20120044103A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 산화막 제거 방법과 이 방법에 사용된 스퍼터링 장치, 산화막 제거 방법을 이용한 전자소자의 제조방법 및 산화막 제거 방법이 적용되어 형성된 전자소자
JP2017174939A (ja) * 2016-03-23 2017-09-28 Ｓｐｐテクノロジーズ株式会社 炭化珪素半導体素子の製造方法

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