KR100550499B1 - 반도체 장치 및 반도체 모듈 - Google Patents

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고바야시요시유끼
사까모또준지
마시모시게아끼
오까와가쯔미
마에하라에이주
다까하시고우지
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    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

박형, 경량의 패키지가 채용되어 왔다. 그러나, 박형이기 때문에 발생하는 패키지의 휘어짐, 실장 기판과의 열팽창 계수의 차이에 의해 발생하는 문제, 예를 들면, 반도체 장치 중에 설치된 도전로의 단선, 금속 세선과의 접속 불량이 발생하여, 반도체 장치의 신뢰성에 문제가 있었다.
절연성 수지(44)에는, X축-Y축 방향이 Z축 방향보다도 큰 결정으로 이루어지는 도전로(40)를 매립하고, 도전로(40)의 이면은 절연성 수지(44)로부터 노출되어 밀봉되는 반도체 장치를 제공한다. 이것에 의해, 절연성 수지(44)에 매립된 도전로(40)의 단선을 억제한다.
혼성 집적 회로, 절연성 수지, 결정 성장, 만곡 구조, 열팽창 계수

Description

반도체 장치 및 반도체 모듈{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MODULE}
도 1은 본 발명의 반도체 장치에 채용하는 X-Y막을 설명하는 도면.
도 2는 도 1의 X-Y막의 특성을 설명하는 도면.
도 3은 본 발명의 반도체 장치에 채용하는 X-Y막을 설명하는 도면.
도 4는 X-Y막의 표면 구조를 설명하는 도면.
도 5는 본 발명의 반도체 장치를 설명하는 도면.
도 6은 본 발명의 반도체 장치를 설명하는 도면.
도 7은 본 발명의 반도체 장치를 설명하는 도면.
도 8은 본 발명의 반도체 장치를 설명하는 도면.
도 9는 본 발명의 반도체 장치를 설명하는 도면.
도 10은 본 발명의 반도체 장치를 설명하는 도면.
도 11은 본 발명의 반도체 장치에 채용되는 도전 패턴을 설명하는 도면.
도 12는 본 발명의 반도체 장치를 설명하는 도면.
도 13은 본 발명의 반도체 장치를 실장한 실장 기판을 설명하는 도면.
도 14는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 15는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 16은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 17은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 18은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 19는 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 20은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 21은 본 발명의 반도체 장치의 제조 방법을 설명하는 도면.
도 22는 본 발명의 반도체 장치의 사이즈를 설명하는 도면.
도 23은 본 발명의 반도체 장치를 실장한 혼성 집적 회로 기판을 설명하는 도면.
도 24는 본 발명의 반도체 장치에 채용되는 회로 예를 설명하는 도면.
도 25는 도 24의 회로를 사용한 종래의 혼성 집적 회로 기판을 설명하는 도면.
도 26은 종래의 반도체 장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
40, 46 : 도전로
41, 47 : 결정립계
42 : 금속 세선
43 : 반도체 칩
44 : 절연성 수지
45, 48 : 결정립
50 : 배선
51 : 다이 패드 또는 본딩 패드
52 : 만곡 구조
53 : 차양
본 발명은 반도체 장치 및 반도체 모듈에 관한 것으로, 특히 실장 기판에 반도체 장치가 실장되었을 때, 열팽창 계수의 미스매치에 의한 문제점을 방지하는 기술에 관한 것이다.
종래, 전자 기기에 세트되는 혼성 집적 회로 장치는 예를 들면 프린트 기판, 세라믹 기판 또는 금속 기판 상에 도전 패턴이 형성되고, 그 위에는, LSI 또는 디스크리트 TR 등의 능동 소자, 칩 컨덴서, 칩 저항 또는 코일 등의 수동 소자가 실장된다. 그리고, 상기 도전 패턴과 상기 소자가 전기적으로 접속되어 소정의 기능의 회로가 실현되어 있다.
회로의 일례로서, 도 24를 도시한다. 이 회로는 오디오 회로이고, 이들에 도시하는 소자는 도 25와 같이 실장되어 있다.
도 25에 있어서, 가장 외측의 구형 라인은 적어도 표면이 절연 처리된 실장 기판(1)이다. 그리고, 그 위에는 Cu로 이루어지는 도전 패턴(2)이 점착되어 있다. 이 도전 패턴(2)은 외부 추출용 전극(2A), 배선(2B), 다이 패드(2C), 본딩 패드 (2D), 수동 소자(3)를 고착하는 전극(4) 등으로 구성되어 있다.
다이 패드(2C)에는 TR, 다이오드, 복합 소자 또는 LSI 등이 베어 칩형으로, 땜납을 통해 고착되어 있다. 그리고 이 고착된 칩 상의 전극과 본딩 패드(2D)가 금속 세선(5A, 5B, 5C)을 통해 전기적으로 접속되어 있다. 이 금속 세선은 일반적으로, 소신호와 대신호용으로 분류되고, 소신호부는 약 40 ㎛φ로 이루어지는 Au선 또는 Al선(5A)이 채용되고, 대신호부는 약 100∼300 ㎛φ의 Au선 또는 Al선이 채용되어 있다. 특히 대신호는 선 직경이 크기 때문에, 비용 문제가 고려되어, 150 ㎛φ의 Al선(5B), 300 ㎛φ의 Al선(5C)이 선택되어 있다.
또한 대전류를 흘리는 파워 TR6은 칩의 온도 상승을 방지하기 위해서, 다이 패드(2C) 상의 히트 싱크(7)에 고착되어 있다.
그리고 상기 외부 추출용 전극(2A), 다이 패드(2C), 본딩 패드(2D), 전극(4)을 회로로 하기 위해서 배선(2B)가 여러 곳으로 연장된다. 또한, 칩의 위치, 배선의 연장 방법의 형편으로, 배선끼리가 교차를 하는 경우에는 점핑선(8A, 8B)이 채용되어 있다.
한편, 이 실장 기판(1)에 실장되는 반도체 장치로서, 절연성 수지로 패키지된 반도체 장치가 있다. 예를 들면, 리드 프레임에 반도체 칩이 실장되고, 절연성 수지로 패키지된 리드 프레임형 반도체 장치, 세라믹 기판, 프린트 기판 또는 플렉시블 시트를 지지 기판으로서 채용하여, 이 위에 반도체 칩이 실장되어 절연성 수지로 패키지된 지지 기판형 반도체 장치, 또한 도금 전극 상에 반도체 칩이 실장되고, 도금 전극도 포함시켜 패키지된 도금형 반도체 장치가 있다. 또한, 도금형 반 도체 장치는 예를 들면, 특개평3-94431호 공보에 자세히 기재되어 있다.
이것의 개략도를 도 26의 (A)에 도시한다. 부호(10A∼10D)는 도금막으로 형성된 도전로이고, 다이 패드(10A) 상에는, 반도체 칩(11)이 고착되고, 반도체 칩(11)의 본딩 패드와 도금으로 이루어지는 본딩 패드(10B)가 금속 세선(12)에 의해 전기적으로 접속되어 있다. 또한 전극(10C)과 전극(10D) 사이에는, 수동 소자(13)가 납재를 통해 고착되어 있다. 이 반도체 장치는. 지지 기판을 채용하지 않고 도금막이 절연성 수지에 매립되어 있기 때문에 박형의 반도체 장치가 가능해진다.
상술한 바와 같이 실장 기판(1) 상에는 여러가지 방법으로 패키지된 반도체 장치가 실장되어 있다. 그러나, 리드 프레임형 반도체 장치는 리드가 패키지로부터 튀어 나와 있기 때문에, 실장 기판에서의 전유 면적이 커지는 문제가 있어, 실장 기판의 대형화를 초래하는 문제가 있었다. 게다가, 리드 프레임을 컷트하거나, 리드에 버어(burr)가 발생하는 문제도 있었다. 또한 지지 기판형 반도체 장치는 지지 기판을 채용하기 때문에 반도체 장치가 두껍게 되어 사람에 따라 중량도 증대하는 문제가 있었다. 더욱 도금형 반도체 장치는 지지 기판을 채용하지 않고, 리드도 패키지로부터 튀어나와 있지 않기 때문에, 얇고 사이즈가 작은 반도체 장치를 실현할 수 있지만, 이하의 점에서 문제가 있었다.
도 26의 (B)는 그것을 설명하기 위한 도면이고, 도 26의 (A)의 ○의 부분을 모식적으로 확대한 것이다. 삼각 송곳의 집합체로 도시한 부호(10B)가 도금에 의해 형성된 도전로, 부호(17)가 땜납이다. 또한 부호(15)가 실장 기판, 부호(16)이 실장 기판(15)에 점착된 도전 패턴이다.
이 도금막은 일반적으로는 전해 도금으로 성막되어, 선단이 가늘게 된 기둥형 결정 구조를 갖는다. 이것을 도면의 삼각 송곳으로 도시했다. 이 막은 막 두께가 얇고, 다결정 구조이기 때문에, 기계적 강도가 약하고, 또한 절연성 수지와의 열팽창 계수의 차이에 의해 크랙도 발생하기 쉬운 결점이 있었다. 더구나 결정립계는 외부로 부터의 물질을 용이하게 확산시킨다. 예를 들면 땜납에 사용되는 플럭스나 습기 등의 외부 분위기 가스가 이 결정립계를 통해 금속 세선(12)의 접속부에 침입하여, 접속 강도를 열화시키는 문제가 있다. 또한 Cu 도금으로 전극(1lB)을 형성했을 때, 하층의 땜납이 확산하고, 도금막 자신이 땜납에 먹히어, 금속 세선과의 접속 강도를 열화시키는 문제가 있었다.
또한 도금막을 배선으로서 가늘게 길게 형성하면, 절연성 수지의 열팽창 계수와의 미스매치에 의해 배선의 단선도 발생한다. 마찬가지로, 이 도금형 반도체 장치를 실장 기판에 실장한 경우, 실장 기판의 열팽창 계수와의 미스매치에 의해 역시 배선에 크랙이 발생하여, 단선이나 배선 저항의 상승을 초래하는 문제가 있다. 특히 도금 전극(10B)에서 가늘고 긴 배선이 형성된 경우, 그 응력은 길이에 비례하여 발생한다. 따라서 절연성 수지(14) 또는 실장 기판(15)과의 열팽창 계수의 차이가 도금막의 결점을 보다 중복하여, 신뢰성의 저하를 보다 가속하는 문제가 있었다.
본 발명은 전술한 과제를 감안하여 이루어진 것으로, 제1 특징은, X, Y 방향 의 결정 성장이 큰 도전 재료로 이루어지는 복수의 도전로, 상기 도전로와 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되어 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하는 것으로 해결하는 것이다.
여기서 도 1의 (A)와 같이, X축-Y축 방향의 성장보다도 Z축 방향의 성장이 큰 막을 Z막이라고 부르고, Z축 방향의 성장보다도 X축-Y축 방향의 성장이 큰 막을 X-Y 막이라고 부른다. 예를 들면 Z막은, 전해, 무전해에 의해 성장시킨 도금막이고, X-Y 막은, 압연에 의해 형성된 막, 예를 들면 압연 동박이다.
도 1의 (C)와 같이, X-Y 막을 단면으로 보면, 이 막은, 각각의 결정이 X-Y축 방향으로 넓어져 적층되어 있기 때문에, 결정립계의 면적이 도 1의 (A)의 Z막보다도 억제된다. 따라서 결정립계를 통한 확산 또는 투과 현상이 대폭적으로 억제된다. 또한 도 1의 (B)의 Z막은, 절곡, 좌우로 연장되는 외력이 기능하는 응력에 대하여 매우 약한 구조를 갖는다. 그러나, 도 1의 (C)에 도시한 바와 같이, X-Y 막은 X-Y 막 자체의 휘어짐, 파단에 대하여 Z막보다도 강한 막이 된다. 따라서, 도전로 자신을 밀봉하는 절연성 수지의 열팽창 계수의 차이에 의해, 도전로의 크랙 발생을 방지할 수 있다. 또한 결정의 사이즈가 크기 때문에, 전체의 도전로 자체의 저항도 내릴 수 있다. 특히, 패키지의 두께가 0.5 ㎜ 이하이고, 이 중에 도전로를 매립하는 경우, 두께에 대하여 평면 사이즈쪽이 크기 때문에, 도전로와 절연성 수지의 열팽창 계수의 차이에 의해, X-Y 방향으로 응력이 가해진다. 그러나, 하나 하나의 결정이 X-Y 방향으로 크게 성장하고 있기 때문에, 그 응력에 대하여 강한 구 조가 된다.
예를 들면, 압연 동박으로 이루어지는 전극(1)을 절연성 수지에 매립한 경우와 Cu 도금에 의한 전극을 매립한 경우에는 전술한 응력에 대한 강도는 압연 동박쪽이 우수하고, 또한 확산에 의한 접촉부의 오염도 압연 동박쪽이 우수하다.
제2 특징은, 상기 절연성 수지의 이면과 상기 도전로의 측면을 실질적으로 동일한 에칭면에서 그리는 것으로 해결하는 것이다.
뒤의 제조 방법에서 명료하게 되지만, 하프 에칭한 후에, 절연성 수지를 매립하기 때문에, 하프 에칭된 만곡 구조가 절연성 수지의 형상이 된다. 이것은, 앵커 효과도 발생함과 동시에 이면의 접촉 저항도 저하하는 특징을 갖는다. 따라서 반도체 장치 자신의 이동, 자기 정렬(self alignment)을 용이하게 하는 것이다.
제3 특징은, 상기 분리홈의 이면보다도, 상기 도전로의 이면이 움푹 패어 형성되는 것으로 해결하는 것이다.
도전로가 움푹 패어 형성되는 것에 의해, 이 도전로에 형성되는 땜납을 두껍게 할 수 있고, 또한 절연성 수지의 볼록부가 형성됨으로써, 이웃끼리의 땜납이 접촉하는 일도 없어진다.
제4 특징은, 상기 절연성 수지와 접하는 도전로의 표면에는 상기 도전 재료의 산화물이 형성되는 것으로 해결하는 것이다.
도전로, 특히 Cu를 주재료로 하는 금속의 표면에 산화 구리를 형성함으로써, 절연성 수지와의 밀착성을 향상시킬 수 있다.
제5 특징은, 상기 절연성 수지의 두께는 실질적으로 1 ㎜보다도 얇고, 상기 도전로는 압연 공법으로 가능한 두께인 것으로 해결하는 것이다.
제6 특징은, X, Y 방향이 Z축보다도 큰 결정으로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 주로 Z축 방향이 X축, Y축 방향보다도 큰 결정으로 이루어지는 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하는 것으로 해결하는 것이다.
원칙으로서, 전극이나 배선이 되는 도전 패턴은 X-Y 막으로 형성하고, 전기적 접속이 필요한 부분에만 Z막을 성장하면, 모든 도전 패턴을 Z막으로 형성하는 것보다도 우수한 특성을 발휘할 수 있다. 예를 들면, 단선이나 접속부의 오염에 대하여 우수한 반도체 장치가 된다.
제7 특징은, X, Y 방향이 Z축보다도 큰 결정으로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 주로 Z축 방향이 X축, Y축 방향보다도 큰 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하며, 상기 절연성 수지의 이면과 상기 도전로의 측면은 실질 동일한 에칭면을 그리고 있는 것으로 해결하는 것이다.
제8 특징은, X, Y 방향이 Z축보다도 큰 결정으로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 도금에 의해 주로 Z축 방향의 결정 성장이 큰 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피 복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하며, 상기 도전로의 측면은, 만곡으로 에칭되고, 상기 절연성 수지 이면의 적어도 일부는 이 에칭면과 연속한 커브를 그리는 것으로 해결하는 것이다.
제9 특징은, 상기 에칭면은 비이방성적 에칭에 의해 형성되는 면과 연속한 커브를 그리는 것으로 해결하는 것이다.
제10 특징은, 상기 절연성 수지 이면보다도, 상기 도전로의 이면이 움푹 패어 형성되는 것으로 해결하는 것이다.
제11 특징은, 상기 절연성 수지와 접하는 상기 도전로는 표면에 산화물이 형성되는 것으로 해결하는 것이다.
제12 특징은, 상기 도전로의 이면에는 도전 피막이 형성되는 것으로 해결하는 것이다.
도전로의 이면에 예를 들면 금속막, 땜납 등을 피복함으로써, 도전로의 산화를 방지할 수가 있다. 따라서, 실장 기판 상의 회로 패턴과 상기 도전로를 납재로 접속하더라도, 도전로의 산화물이 없기 때문에, 그 불량을 대폭적으로 억제할 수 있다.
제13 특징은, 상기 도전 피막은 상기 도전로의 표면에서 차양을 구성함으로써 해결하는 것이다.
도전로와 도전 피막 또는 도전로 자신으로 차양의 형상을 실현할 수 있기 때문에, 앵커 효과가 발생하여, 도전로의 분리, 박리를 억제할 수 있다.
제14 특징은, 상기 절연성 수지로부터 노출된 도전로는 전기적 접속 개소를 제외하고 절연 피막으로 피복되는 것으로 해결하는 것이다.
여러가지 형상의 도전로가 있는 경우, 전 영역에 납재가 누설되어 버린다. 따라서, 땜납의 양이 다르면서 동시에, 그 사이즈, 표면 장력, 자신의 중량에 의해 땜납의 두께도 달라져 버린다. 따라서 노출한 도전로에 땜납의 습윤성이 나쁜 막을 형성함으로써, 땜납이 누설되는 면적을 제어하고, 도전로의 이면에 원하는 두께의 땜납을 형성할 수 있다.
제15 특징은, 상기 도전로로서 배선이 설치되고, 상기 절연성 수지로부터 노출된 도전로는 전기적 접속 개소를 제외하고 절연 피막으로 피복되는 것으로 해결하는 것이다.
본 반도체 장치의 구조는 도전로의 이면이 절연성 수지로부터 노출하는 것이다. 그 때문에, 도 6, 도 7, 도 11에 도시한 바와 같은 배선도, 이면이 긴 거리에서 노출 연장된다. 따라서, 실장 기판 상에 이 반도체 장치를 실장했을 때, 이 실장 기판의 도전 패턴과 배선이 단락하여 버린다. 그러나 절연 피막이 형성됨으로써, 그 단락을 방지할 수 있다.
제16 특징은, X, Y 방향의 결정 성장이 Z축보다도 큰 도전 재료로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 주로 Z축 방향의 결정 성장에 의해 이루어지는 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비한 반도체 장치가 상기 노출부를 통해 상기 실장 기판에 실장되는 것으로 해결하는 것이다.
제17 특징은, X, Y 방향의 결정 성장이 Z축보다도 큰 도전 재료로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 주로 Z축 방향의 결정 성장에 의해 이루어지는 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하며, 상기 절연성 수지의 이면과 상기 도전로의 측면이 실질적으로 연속한 커브를 그리고 있는 반도체 장치가 상기 노출부를 통해 상기 실장 기판에 실장되는 것으로 해결하는 것이다.
제l8 특징은, X, Y 방향의 결정 성장이 Z축보다도 큰 도전 재료로 이루어지는 복수의 도전로, 상기 도전로의 상면에 형성되어, 도금에 의해 주로 Z축 방향의 결정 성장이 큰 도전 피막, 상기 도전 피막과 전기적으로 접속된 반도체 칩, 및 상기 반도체 칩을 피복하고 또한 상기 도전로 사이의 분리홈에 충전되며 상기 도전로의 이면을 노출하여 일체로 지지하는 절연성 수지를 구비하며, 상기 도전로의 측면은 만곡으로 에칭되고, 상기 절연성 수지 이면의 적어도 일부는 이 에칭면과 실질적으로 일치하고 있는 반도체 장치가 상기 노출부를 통해 상기 실장 기판에 실장되는 것으로 해결하는 것이다.
제19 특징은, 상기 도전로의 이면과 상기 실장 기판은 납재를 통해 접속되고, 상기 도전로의 이면 또는/및 상기 실장 기판 상의 접속 패턴은 납재의 유동을 방지하는 피막이 설치되는 것으로 해결하는 것이다.
사이즈가 다른 복수의 도전로를 채용한 경우, 납재는 도전로의 전역에 누설 되면 퍼지고, 반도체 장치의 이면에 형성되는 납재는 그 두께가 달라져 버린다. 이것은, 실장 기판측의 도전 패턴이라도 마찬가지의 현상이 발생한다. 이 현상에 의해 실장 기판과 도전로 사이의 간극이 좁게 되는 일이 있다. 그러나 적어도 한쪽에 납재에 대하여 습윤성이 나쁜 막을 형성함으로써, 이 납재의 확대를 억제할 수가 있어, 이 간극을 일정하게 유지할 수 있다.
제20 특징은, 상기 에칭면은 비이방성적 에칭에 의해 형성되는 면과 실질적으로 동일 커브를 그리는 것으로 해결하는 것이다.
제21 특징은, 상기 절연성 수지 이면보다도, 상기 도전로의 이면이 움푹 패어 형성되는 것으로 해결하는 것이다.
제22 특징은, 상기 절연성 수지와 접하는 상기 도전로는 표면에 산화물이 형성되는 것으로 해결하는 것이다.
제23 특징은, 상기 도전로의 이면에는 도전 피막이 형성되는 것으로 해결하는 것이다.
제24 특징은, 상기 도전 피막은 상기 도전로의 표면에서 차양을 구성함으로써 해결하는 것이다.
X-Y막을 설명하는 제1실시 형태
먼저, 본 반도체 장치의 사이즈를 도 5를 참조하여 설명한다. 채용되는 반도체 칩(30)은 여기서는 TR 칩을 이용했기 때문에, 약 0.55×0.55 ㎜, 두께가 0.24 ㎜ 이다. 또한 반도체 장치(31) 평면의 사이즈는 1.6×2.3 ㎜, 두께가 0.5 ㎜이다. 칩의 평면 사이즈에 대한 반도체 장치의 평면 사이즈는 2배 이상이고, 패키지의 두께는 칩의 두께의 배 정도에서 그것 이하, 특히 페이스 다운으로 실장하는 경우에는 금속 세선이 위로 연장되지 않는 만큼, 더욱 박형화가 가능해진다. 즉 박형이지만, 평면의 사이즈는 이제부터 진술하는 반도체 소자, 수동 소자의 조합에 의해, 1㎜×2 ㎜ 정도로부터 이 사이즈를 훨씬 넘는 사이즈까지, 여러가지 사이즈로 전개할 수 있는 것이다.
후술하지만, 도 6의 (B), 도 7, 도 10, 도 11도 함께 고려하면 알 수 있는 바와 같이, 본 반도체 장치는 디스크리트의 패키지로부터 회로나 시스템을 구성하는 패키지까지 가능하고, 더구나 박형이 가능한 반도체 장치이다.
또한, 본 반도체 장치는 한쪽의 면에 도전로(32∼34)가 노출하고, 이 도전로(32∼34)에서 다른쪽의 면으로 향하는 절연성 수지(35)가 피복되어 있다. 그 때문에, 절연성 수지(35)의 수축률쪽이 크고, 전체로서 휘기 쉬운 구조를 갖는다. 따라서, 이 응력에도 견딜 수 있는 도전로(32∼34)의 채용이 요구된다. 특히, 배선이 길게되면 되는 만큼 이 문제는 중요하게 된다.
또한, 반도체 장치로서 비용의 상승을 고려함과 동시에, 도전로(32∼34)가 약 30∼50 ㎛ 이하로 얇으므로, 결정립계의 계면을 통한 불순물이나 가스의 확산, 전기적 접속부의 열화를 종합적으로 고려하여, 채용할 필요가 있다. 또한, 파워 반도체 소자의 실장의 경우, 전류 용량과 발생하는 열을 고려하여, 도전로의 막 두께는 100∼200 ㎛가 바람직하다.
일반적으로, 전극으로서 채용되는 재료는 도 1의 (A)에 도시하는 Z막, 도 1 의 (C)에 도시하는 X-Y 막의 두 종류가 있다. 상술한 바와 같이, Z막으로 이루어지는 도전로(40)의 이면은 계면이 다수 존재하여, 화살표로 도시한 바와 같이, 결정립계(41)를 통해 외부에서의 오염 물질이 확산하기 쉬운 구조를 갖고 있다. 예를 들면, 오염 물질로서는 외부 분위기의 가스이고, 습기 등이다. 또한 납재를 이용하는 경우, 플럭스 등이 오염 물질이다. 이것은 Z막에 고착된 금속 세선(42)의 고착력의 열화를 의미하고, 또한 Z막에 다이 본드된 칩(43)의 고착력의 열화를 의미한다.
더욱이, 도 1의 (B)에 도시한 바와 같이, 절연성 수지(44)의 수축으로 발생하는 휘어짐에 대하여, Z막(40)은 단선(49)이 발생하거나, 단선(49)이 발생하지 않더라도 각각의 결정립(45)의 간격을 넓히기 때문에, 저항이 커지는 문제를 갖는다. 또한 이것을 방지하기 위해서는 Z막(40)을 두껍게 하거나, 몇층에 걸쳐 Z막을 적층할 필요가 있다. 그러나, 이것은 성막 시간이 길게 되어, 비용의 상승을 초래하는 문제가 있다.
한편, 도 1의 (C)에 도시한 바와 같이, X-Y막으로 이루어지는 도전로(46)의 이면은 계면(47)의 노출량이 Z막(40)보다도 적다. 또한 X-Y 방향으로 향한 결정 성장이 크고, 결정립(48)이 몇층으로도 적층되기 때문에, 화살표로 도시한 바와 같이, 결정립계(47)를 통한 외부로부터의 오염 물질의 확산을 방지할 수 있는 특징을 갖는다. 이것은, 상기 확산에 의해서 발생하는 도전로(46) 표면의 오염을 대폭 억제할 수 있는 것을 뜻하고 있다.
더욱이, 절연성 수지(44)의 수축으로 발생하는 휘어짐에 대하여, X-Y 막(46) 은 단선이 발생하기 어렵고, 또한 그 저항도 작아지는 특징을 갖는다. 예를 들면, 압연으로 처리된 금속 재료로 이루어지는 도전박이 X-Y 막으로서 거론된다.
도 2는 Cu를 주 재료로 한 압연 도전박(X-Y 막)과 전해로 처리된 전해박(Z막)의 굴곡 특성을 보이고 있다. 압연 후에 어닐링된 도전박, 압연만의 도전박은 전해박과 비교하여 파단에 대하여 매우 강한 것을 알 수 있다.
즉 도 1의 (D)에 도시한 바와 같이, 길이나 면적을 크게 취하는 도전로, 예를 들면 다이 패드, 본딩 패드 또는 배선에 이 X-Y 막을 채용함으로써, 도전로로서 우수한 특성을 갖는 것을 알 수 있다. 즉 도 6∼도 11에 도시하는 배선으로서 X-Y 막을 채용하면, Z막을 채용한 배선보다도 우수한 특성을 내는 것을 알 수 있다.
더구나 비용이나 저항을 생각하면, Cu를 주재료로 한 압연 동박이 바람직하다. 그러나, Cu는 그 표면이 산화하기 쉽고, 금속 세선의 본더빌리티(bondability)가 나쁜 것, Au 범프와의 접합성이 나쁜 것을 고려하면, 도 3에서 설명한 바와 같이, 이들의 전기적 접속 개소에 Z막(40)을 배치하는 것이 중요하다. 또한 휘어짐이 발생하여, Z막(40)에 크랙(49)이 발생하여도, X-Y 막(46)이 하층에 안정적으로 배치되어 있기 때문에, 단선을 방지할 수 있다.
또한 Ag의 도금막에 있어서는 2∼10 ㎛ 정도의 막 두께가 본딩성이 우수하고, 이 막 두께를 넘어서 성막되면, 본딩성이 열화한다고 말해지고 있다. 또한, Au의 도금막에 있어서, 0. 2 ㎛ 정도로 양호한 본딩이 얻어지는 것을 알고 있다. 이것은 막 두께가 두껍게 되는 만큼, 각각의 성장율이 크게 다르기 시작하여, 그 표면에 요철이 발생하기 때문이라고 말해지고 있다. 본딩하여 접속되는 볼과 Z막 사 이는 요철이 있는 Z막과 볼이 접합하고 있을 뿐이고, 양자간은 접속 강도가 약하고, 접속 저항도 크다고 말해지고 있다. 그런데 얇은 Z막을 채용하여, 본딩성을 높이고자 하여도, 배선이나 다이 패드에 크랙이나 파단이 발생하기 용이하여 신뢰성이 반대로 저하된다.
따라서, 본 발명에서는 배선(50), 다이 패드, 본딩 패드(51)와 같은 도전로로서 파단에 강한 X-Y 막(46)을 채용하고, 필요에 따라 이 X-Y 막(46)을 지지막으로서 활용하여, 이 X-Y 막(46)의 상에 Z막(40)을 형성하고 있다. 예를 들면, 본딩성이나 납땜성을 요구하는 부분에는 필요에 따라 Ag, Au, Ni, Pd 등의 도금막이 채용된다. 그러나 접속 강도나 비용을 생각하면, 이 Z축 성장막(40)은 상술한 바와 같은 얇은 막 두께가 된다. 따라서 전 도전로를 Z막만으로 구성하지 않고, X-Y 막(46)을 지지막, 보호막으로서 기능시키고, 이 위에 Z막(40)을 설치하는 것에 의해, 도전로의 단선 저항 증대 등의 특성 열화를 방지하고 있다.
도 3은 이 점에 관해서 설명하는 것이다. 도 3은, Z막(40)에 크랙(49)이 발생하여 2개의 영역(40A, 40B)으로 분단되어 있다. 그러나, 2개의 Z축 성장막(40A, 40B)은 X-Y 막(46)으로 전기적으로 접속되기 때문에, 등가적으로 2개의 Z축 성장막은 전기적으로 접속되어 있는 것으로 되어, 단선 불량으로 되지 않는 것을 설명하고 있다. 또한 화살표는 X-Y 막(46)이 외부 분위기로 부터의 침입에 대하여 배리어막이 되어, Z막(40) 표면의 오염을 방지하고 있는 것을 설명하고 있다.
도 1의 (D)나 도 3의 (B)에 있어서, 전술한 특징 외에, 이하의 특징이 발생한다. X-Y 막(46)의 측면에는, 만곡 구조(52) 또는 차양(53)이 설치되고, 이 구조 에 의해, 절연성 수지(44)에 매립된 X-Y 막(46)이 박리되지 않고, 안정된 상태에서 매립되는 특징을 갖는다. 따라서 이 상에 설치된 Z막(40)은 더욱 안정된 상태로 유지된다.
도 4에, 절연성 수지(44)로 밀봉되기 전이고, 또한 하프 에칭된 도전박(54)을 도시한다. Z막(40)이 형성된 영역을 제외하는 표면에는, Cu의 산화막(Cu2O, CuO)(55)가 생성되고, 이 산화막(55)에 의해 밀봉재인 절연성 수지(44)와의 화학적 결합이 향상하여, 도전로와 절연성 수지의 접착성이 향상하는 것을 설명하고 있다.
또한, 도 4의 (A)에서는 도전로(56)의 상면 전역에 Z막(40)이 형성되고, 도 4B는 주영역을 제외하고 산화막(55)이 노출되어 있다. 도 4의 (B) 에서는 산화 구리(55)가 도 4의 (A)보다도 노출하기 때문에, 도전로(56) 상면의 접착성이 더욱 향상한다.
또한 도전로(56)에 하프 에칭에 의한 분리홈(57)을 형성할 때, 비이방성으로 에칭함으로써, 이하의 효과도 발생한다. 우선 만곡 구조(52)나 차양(53)이 발생하기 때문에 앵커 효과가 발생함과 동시에 산화 구리(55) 영역이 스트레이트의 분리홈보다도 확대하여, 절연성 수지와의 접착성이 향상하는 장점도 갖는다.
마지막으로, 도 2의 (B)에서 강성에 관해서 설명한다. 도 2의 (B)의 아랫표는 본 도전박(54A)를 리드 프레임과 같은 형상으로 취급, 금형에 장착시키는 것을 도시하는 것이다. 반도체 메이커는 리드 프레임을 채용하여 트랜스퍼 몰드(transfer mold)하고 있어, 여기서 채용하는 금형으로 본 반도체 장치를 제조할 수 있는 점에 장점을 갖는다. 본 발명은 도 14부터의 설명으로 분명하게 되지만, 도전박(54)을 하프 에칭하여, 이것을 금형에 장착시키기 때문에, 취급의 용이함, 상하 금형에 끼워지는 점을 고려하면, 강성이 요구된다. 압연에 의한 도전박은 제조 방법 상, 간단히 불순물이 넣어지고, 그 강성을 높일 수 있다. 도 2(B)의 표에는 그 불순물의 중량퍼센트를 나타내었다. 타입 A는 Ni, Si, Zn, Sn이 주로 불순물로서 채용되어 있다. 또한, 타입 B는 Zn, Sn, Cr이 불순물로서 혼입되어 있다. 또한, 타입 C는 Zn, Fe, P가 혼입되어 있다. 이 표에 도시하는 불순물의 종류, 중량퍼센트는 일례이고, Cu를 주재료로 하는 도전박에 강성이 나타나는 것이면 좋다.
한편, 도금막만으로 도전박을 구성하려고 하면, 제조 방법 상 불순물을 넣는 것이 어렵고, 실질적으로 순 Cu로 구성된다. 따라서 도전박은, 부드럽고 작업성이 떨어지는 문제가 발생하여, 도전박을 지지하는 지지 기판이 필요하게 된다.
일반적으로, 리드 프레임의 사이즈는 크면 큰만큼, 반도체 장치의 취득 수는 많아진다. 그러나, 사이즈가 커지는 만큼, 휘거나 굽기도 하기 때문에, 작업성이 저하한다. 본 발명에서는 길이 220 ㎜, 폭 45 ㎜, 두께 70 ㎛의 구형의 도전박을 채용했다. 또한, 일반적으로 채용되는 리드 프레임은 길이가 약 250 ㎜, 폭이 약 75 ㎜ 정도까지, 두께는 약 0. 5 ㎜ 정도이고, 또한 업계에서 표준으로서 사용되는 도전박을 채용하면, 리드 프레임의 몰드에서 채용되는 금형을 채용할 수 있다.
이하, 구체적으로 반도체 장치의 구조에 관해서 설명하여 간다.
본 발명은 하나의 TR이 밀봉된 디스크리트형, 하나의 IC나 LSI가 밀봉된 BGA형, 복수의 TR 또는 복수의 IC가 실장된 멀티칩형, 또는 복수의 TR, 복수의 IC 및/ 또는 수동 소자가 실장되고, 도전로로서 배선이 이용되며, 원하는 회로가 구성된 하이브리드형 등으로 대략적으로 분류할 수가 있다. 즉 반도체 소자의 대부분의 패키지를 이 방법 하나로 실현할 수 있는 중요한 것이다.
디스크리트형의 반도체 장치를 설명하는 제2의 실시 형태
도 5는 TR을 패키지한 것이고, 절연성 수지(35)에 매립되고, 도전로(32∼34)의 이면이 노출되어 있다.
부호(32)∼부호(34)는 콜렉터 전극, 베이스 전극 및 에미터 전극이 되는 도전로이고, 그 표면에는, 도 5의 (C)에 도시한 바와 같이 Z막(36)으로서 Ag가 피복되어 있다. 이 Z막(36)은 와이어 본딩, 다이 본딩을 가능하게 하는 막이고, 이 외에 Au, Pd, Ni 등이 생각된다. 이 도전로(32∼34)는 비이방성으로 에칭되기 때문에, 그 측면이 만곡 구조(52)가 되고, 또한 도전로의 표면에는 차양(53)도 형성 가능하다. 따라서 이들의 적어도 하나를 채용함으로써, 절연성 수지(35)와의 앵커 효과를 발생할 수 있다. 또한 절연성 수지(35)는 하프 에칭에 의해 형성된 분리홈(57)에 매립되고, 반도체 장치(31)의 이면에서 노출하는 절연성 수지(35)는 패키지의 외형이 된다. 하프 에칭으로 분리홈(57)이 형성되고, 바닥부가 만곡하여 있으므로, 칩의 마찰 계수를 작게 할 수 있는 특징도 있다. 또한 도전로(32∼34)의 이면보다도, 분리홈(57)의 바닥부가 돌출하고 있기 때문에, 도전로 사이의 단락을 방지할 수 있고, 게다가 그 만큼 땜납 등의 접속 재료를 보다 두껍게 형성할 수 있는 장점도 갖는다.
도 5의 (E)에, 반도체 칩(30)을 페이스 다운으로 실장한 반도체 장치를 도시 한다. 예를 들면 반도체 소자의 표면에 땜납 볼이 형성되고, 이것을 도전로에 용융한 것이다. 반도체 칩(30)과 도전로 사이가 매우 좁게 되어, 절연성 수지(35)의 침투성이 나쁜 경우에는, 점도가 낮고 간극에 침투하기 쉬운 언더필재(37)가 채용된다. 이 경우, 도 5의 (D)와 달리, 언더필재(37)가 분리홈(57)에 충전되어, 외형의 일 요소가 된다. 또한 도 5의 (D), 도 5의 (E)에 도시한 바와 같이, 도전로는 노출하고 있다. 그 때문에, 실장 기판의 회로 패턴과 전기적으로 접속하므로, 적당한 도전 재료가 선택되어 피복된다. 예를 들면 이 노출부분에는 도 5의 (F)에 도시한 바와 같이, 땜납 등의 납재 SL, Au, Ag 등의 도금 재료, 도전 페이스트 등이 형성된다.
또한, 노출하는 도전로의 면적이 다르기 때문에, 납재의 두께가 다르게 되어 버리므로, 도 5G와 같이 절연 피막(38) 이면에 피복하고, 그 노출 형상을 실질적으로 일정하게 하더라도 좋다.
상술한 바와 같이, 약 0.55 ㎜×0.55 ㎜, 두께가 0.24 ㎜의 반도체 칩을 몰드하더라도, 반도체 장치(31)로서, 1.6 ㎜×2.3 ㎜, 두께가 0.5 ㎜ 또는 그 이하로 매우 얇은 반도체 장치를 실현할 수 있어, 휴대용 기기, 컴퓨터 기기 등의 사용에 적합한 것을 알 수 있다.
멀티칩형(또는 하이브리드형)의 반도체 장치를 설명하는 제2의 실시 형태
이어서, 도 6에 하이브리드형 또는 멀티칩형의 반도체 장치(60)를 도시한다. 트랜지스터 칩만으로 구성되어 있기 때문에 멀티칩형이고, 이 중에 컨덴서, 저항 등의 수동 소자가 실장되면 하이브리드형으로 이루어진다.
도 24는 오디오 회로이고, 좌측으로부터 Audio Amp 1ch 회로부, Audio Amp 2ch 회로부, 전환 전원 회로를 굵은 일점 쇄선으로 둘러싸 도시한다.
또한, 각각의 회로부에는 실선으로 둘러싸인 회로가 반도체 장치로서 형성되어 있다. 우선 Audio Amp 1ch 회로부에서는 3 종류의 반도체 장치와 2ch 회로부와 일체로 된 2개의 반도체 장치가 준비되어 있다.
여기서는 일례로서 반도체 장치(60)를 도 6에 도시했다. 도 6의 (A)에 도시한 바와 같이, TR1, TR2로 이루어지는 전류 미러 회로와 TR3, TR4로 이루어지는 차동 회로가 일체로 되어 구성되어 있다. 이 반도체 장치(60)는 도 6의 (B)∼도 6의 (E)에 도시되어 있다. 여기서는, 0.55 ㎜×0.55 ㎜, 두께 0.24 ㎜의 트랜지스터 칩을 4개 채용하고, Au 세선으로 본딩하고 있다. 또한, 반도체 장치(60)의 사이즈는 2.9 ㎜×2.9 ㎜, 두께 0. 5 ㎜ 이다. 도 6의 (C)는 Z막(36)이 형성된 다이 패드(61), Z막(36)이 형성된 본딩 패드(62) 및 다이 패드나 본딩 패드를 전기적으로 접속하는 배선(63)이 도시되어 있다. 특히, 배선(63)은 도면에서 매우 짧게 설치되어 있지만, 실제는, 도 11에 도시한 바와 같이, 길게 형성되더라도 좋다.
이 배선(63)은 본 발명이 특징으로 하는 부분이고, 이 배선의 주재료로서 압연 동박을 이용하는 것에 특징을 갖는다. 도 6의 (A)에 도시하는 회로의 규모에도 의하지만, 패키지 전체의 평면 사이즈가 크게 되면, 거기에 배치되는 배선의 길이도 길게 된다. 또한 절연성 수지(35)와 도전로의 열팽창 계수의 차이에서, 열이 가해질 때마다 배선에 휘어짐이 가해진다. 그러나 도 2의 (A)에 도시한 바와 같이, 압연 동박(X-Y막)은 이 휘어짐의 반복(굴곡성)에 대하여 내구성을 갖기 때문 에, 배선의 단선을 억제할 수 있다.
BGA 형의 반도체 장치를 설명하는 제3의 실시 형태
우선 반도체 장치(70)에 관해서 도 7을 채용하여 설명한다. 도면에는 절연성 수지(71)에 이하의 구성 요소가 매립되어 있다. 즉 본딩 패드(72A), 이 본딩 패드(72A)와 일체의 배선(72B), 및 배선(72B)과 일체로 이루어지고 이 배선(72B)의 다른쪽 끝에 설치된 외부 접속 전극(72C)이 매립되어 있다. 또한, 이 도전 패턴(72A∼72C)에 둘러싸인 일영역에 설치된 방열용 전극(72D)과 이 방열용 전극(72D) 상에 설치된 반도체 소자(73)가 매립되어 있다. 또한, 반도체 소자(73)는 절연성 접착 수단 AD를 통해 상기 방열용 전극(72D)과 고착되고, 도 7A에서는 점선으로 도시되어 있다. 또한 본딩을 가능하게 하기 위해서, 본딩 패드(72A)가 반도체 소자(73)의 주위에 위치하도록 패터닝되고, 이 반도체 소자(73)의 본딩 전극(74)과 본딩 패드(72A)는 금속 세선 W를 통해 전기적으로 접속되어 있다.
또한 상기 도전 패턴(72A∼72D)의 측면은, 비이방성으로 에칭되고, 여기서는 웨트 에칭으로 형성되기 때문에 만곡 구조를 갖고, 이 만곡 구조에 의해 앵커 효과를 발생하고 있다.
본 구조는 반도체 소자(73), 복수의 도전 패턴(72A∼72C), 방열용 전극(72D), 금속 세선 W, 절연성 접착 수단 AD, 및 이들을 매립하는 절연성 수지(71)로 구성된다. 또한, 반도체 소자(73)의 배치 영역에 있어서, 도전 패턴(72B∼72D)의 위 및 그 사이의 분리홈(75)에는 상기 절연성 접착 수단 AD가 형성되며, 특히 에칭에 의해 형성된 분리홈(75)에 상기 절연성 접착 수단 AD가 설치된다. 그리고, 도전 패턴(72A∼72D)의 이면이 노출되도록, 절연성 수지(71)로 밀봉되어 있다.
절연성 접착 수단으로서는 절연 재료로 이루어지는 접착제, 접착성의 절연 시트가 바람직하다. 또 다음의 제조 방법에 의해 분명하게 되지만, 웨이퍼 전체에 점착할 수 있고, 또한 포토리소그래피에 의해 패터닝할 수 있는 재료가 바람직하다.
또한 절연성 수지(71)로서는 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는 금형을 이용하여 굳히는 수지, 디핑(dipping), 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다.
또한, 도전 패턴(72A∼72D)으로서는 하프 에칭성, 도금의 형성성, 내열 응력, 내굴곡성을 고려하면, 압연으로 형성된 Cu를 주재료로 하는 도전 재료, 압연 동박이 바람직하다.
본 발명에서는, 절연성 수지(71) 및 절연성 접착 수단 AD가 상기 분리홈(75)에도 충전되어 있으므로, 도전 패턴의 분리를 방지할 수 있는 특징을 갖는다. 또한 에칭으로서 드라이 에칭, 혹은 웨트 에칭을 채용하여 비이방성적인 에칭을 실시함으로써, 도전 패턴의 측면을 만곡 구조로 하여, 앵커 효과를 발생킬 수도 있다. 그 결과, 도전 패턴(72A∼72D)이 절연성 수지(71)로부터 분리되지 않는 구조를 실현할 수 있다.
더욱이, 도전 패턴(72A∼72D)의 이면은 패키지의 이면에 노출하고 있다. 따라서, 방열용 전극(72D)의 이면은 실장 기판 상의 전극과 고착할 수 있고, 이 구조 에 의해, 반도체 소자(73)로 부터 발생하는 열은 실장 기판 상의 전극에 방열할 수 있고, 반도체 소자(73)의 온도 상승을 방지할 수 있어, 그 만큼 반도체 소자(73)의 구동 전류를 증대할 수 있는 구조를 실현할 수 있다. 또한, 방열용 전극(72D)과 실장 기판 상의 전극을 열적으로 결합시키는 방법으로서, 납재 또는 도전 페이스트로 접속하더라도 좋고, 실리콘 등의 열전도가 우수한 절연 재료를 사이에 배치하더라도 좋다.
본 반도체 장치는 도전 패턴(72A∼72D)을 밀봉 수지인 절연성 수지(71)로 지지하고 있으므로, 지지 기판이 불필요해진다. 이 구성은 본 발명의 특징이다. 종래의 반도체 장치의 도전로는 지지 기판(플렉시블 시트, 프린트 기판 또는 세라믹 기판)으로 지지되어 있거나, 리드 프레임으로 지지되어 있기 때문에, 본래 불필요하더라도 좋은 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요 최소한의 구성 요소로 구성되어, 지지 기판을 불필요하게 하고 있기 때문에, 박형·경량으로 되고, 더구나 재료비를 억제할 수 있기 때문에 염가로 되는 특징을 갖는다.
또한, 패키지의 이면은 도전 패턴(72A∼72D)이 노출하고 있다. 이 영역에 예를 들면 땜납 등의 납재를 피복하면, 방열용의 전극(72D) 쪽이 면적이 넓기 때문에, 납재가 두껍게 누설된다. 그 때문에, 실장 기판 상에 고착시키는 경우, 외부 접속 전극(72C) 이면의 납재가 실장 기판 상의 전극에 누설되지 않고, 접속불량으로 되어 버리는 경우가 상정된다.
이것을 해결하기 위해서, 반도체 장치(70)의 이면에 절연 피막(76)을 형성하고 있다. 도 7의 (A)에서 도시한 점선의 ○는 절연 피막(76)으로부터 노출한 외부 접속 전극(72C), 방열용 전극(72D)을 도시하는 것이다. 즉 이 ○ 이외는 절연 피막(76)으로 덮어지고, ○ 부분의 사이즈가 실질적으로 동일 사이즈이기 때문에, 여기에 형성된 납재의 두께는 실질적으로 동일하게 된다. 땜납 인쇄 후 또는 리플로우(reflow) 후에도 동일한 것이 적용될 수 있다. 또한 Ag, Au, Ag-Pd 등의 도전 페이스트라도 마찬가지인 것은 물론이다. 이 구조에 의해, 전기적 접속 불량도 억제할 수 있다. 또한, 방열용 전극(72D)의 노출부(77)는 반도체 소자의 방열성이 고려되어, 외부 접속 전극(72C)의 노출 사이즈보다도 크게 형성되더라도 좋다. 또한 외부 접속 전극(72C)는 모두가 실질직으로 동일한 사이즈이기 때문에, 외부 접속 전극(72C)는 전영역에 걸쳐 노출되어, 방열용 전극(72D)의 이면의 일부가 외부 접속 전극(72C)과 실질적으로 동일 사이즈로 절연 피막(76)에서 노출되어도 좋다.
또한 절연 피막(76)을 설치하는 것에 의해, 실장 기판에 설치되는 배선을 본 반도체 장치의 이면에 연장시킬 수 있다. 일반적으로, 실장 기판측에 설치된 배선은 상기 반도체 장치의 고착 영역을 우회하여 배치되지만, 상기 절연 피막(18)의 형성에 의해 우회하지 않고서 배치할 수 있다. 더구나 절연성 수지(71), 절연성 접착 수단 AD가 도전 패턴보다도 튀어나와 있으므로, 실장 기판측의 배선과 도전 패턴 사이에 간극을 형성할 수 있어, 단락을 방지할 수가 있다.
BGA 형의 반도체 장치(78)를 설명하는 제4의 실시 형태
우선 도 8에 있어서, 반도체 소자(73)를 페이스 다운으로 실장한 것, 도전 패턴 상에 유동 방지막 DM을 배치한 것, 절연성 접착 수단 AD를 대신해서 언더필재 AF를 채용한 것 이외는, 실질적으로 동일하기 때문에, 이 점에 관해서 기술한다.
우선 반도체 소자(73)의 본딩 전극(74)과 패드(72A)는 땜납 등의 납재, 도전 페이스트, 이방성 도전성 수지 등의 전기적 접속 수단 SD를 통해 전기적으로 접속되어 있다.
또한, 전기적 접속 수단 SD의 유동을 방지하기 위해서, 도전 패턴에는 유동 방지막 DM이 설치되어 있다. 예를 들면, 땜납을 예로 들면, 도전 패턴(72A∼72C)의 적어도 일부에 유동 방지막 DM을 형성하여, 땜납의 유동을 이 막으로 저지하고 있다. 유동 방지막으로서는 땜납과의 습윤성이 나쁜 막, 예를 들면 고분자막(땜납 레지스트) 또는 Ni의 표면에 형성된 산화막 등이다.
이 유동 방지막은 적어도 땜납이 배치되는 영역 주위에 설치되고, 땜납 등의 납재, Ag 페이스트 등의 도전 페이스트, 도전성 수지의 유동을 방지하는 것이고, 이들의 전기적 접속 수단에 대하여 습윤성이 나쁜 것이다. 예를 들면, 땜납이 설치된 경우, 땜납이 녹았을 때에 유동 방지막 DM으로 막아지고, 표면장력에 의해 깔끔한 반구의 땜납이 형성된다. 또한 이 땜납이 붙는 반도체 소자의 본딩 전극(74) 주위는 패시베이션막이 형성되기 때문에, 본딩 전극에만 땜납이 누설된다. 따라서 반도체 소자와 패드를 땜납을 통해 접속하면, 땜납은 조개관자형으로 일정한 높이로 유지된다. 또한 땜납의 양으로 이 높이도 조정 가능하기 때문에, 반도체 소자와 도전 패턴 사이에 일정한 간극을 설치할 수 있어, 이 사이에 세정액을 침입시키거나, 또한 점성이 낮은 접착제(여기서는 언더필재)도 침입시키는 것이 가능해진다. 또한, 접속 영역 이외를 전부 유동 방지막 DM으로 피복함으로써, 언더필재 AF와의 접착성을 향상시키는 것도 가능해진다.
본 구조는 반도체 소자(73)와 복수의 도전 패턴(72A∼72C), 방열용의 전극(72D)과 언더필재 AF, 이들을 매립하는 절연성 수지(71)로 구성된다. 또한 상술한 바와 같이 반도체 소자(73)의 배치 영역에 있어서, 도전 패턴(72A∼72D)의 위 및 이들 사이의 분리홈에는 상기 언더필재 AF가 충전된다. 특히 에칭에 의해 형성된 분리홈(75)에 상기 언더필재 AF가 충전되고, 이들을 포함하는 모두가 절연성 수지(71)로 밀봉되어 있다. 그리고 절연성 수지(71)나 언더필재 AF에 의해 상기 도전 패턴(72A∼72D), 반도체 소자(73)가 지지되어 있다.
이 언더필재 AF로서는 반도체 소자와 도전 패턴의 간극에 침투할 수 있는 재료가 바람직하고, 또 스페이서로서 기능하여, 열전도에 기여하는 필러가 혼입되더라도 좋다.
본 발명에서는, 절연성 수지(71) 및 언더필재 AF가 상기 분리홈(75)에도 충전되어 있으므로, 앵커 효과에 의해 도전 패턴의 분리를 방지할 수 있는 특징을 갖는다. 또한 에칭으로서 드라이 에칭, 혹은 웨트 에칭을 채용하여 비이방성적인 에칭을 실시함으로써, 패드(72A)의 측면을 만곡 구조로 할 수 있다. 그 결과, 도전 패턴(72A∼72D)가 패키지로부터 분리되지 않는 구조를 실현할 수 있다.
더욱이 도전 패턴(72A∼72D)의 이면은, 절연성 수지(71)로부터 노출하고 있다. 특히, 방열용 전극(72D)의 이면은 도시되지 않는 실장 기판 상의 회로 패턴과 고착할 수 있다. 이 구조에 의해, 반도체 소자(73)로부터 발생하는 열을 실장 기판 상의 제2의 회로 패턴으로 방열할 수 있어, 반도체 소자(73)의 온도 상승을 방지할 수 있고, 그 만큼 반도체 소자(73)의 구동 전류를 증대시킬 수 있다. 또한, 방열성이 고려되지 않는 경우, 방열용 전극(72D)을 생략하더라도 좋다. 이 때는 실장 기판의 회로 패턴이 생략된다.
본 반도체 장치는 도전 패턴(72A∼72D)을 밀봉 수지인 절연성 수지(71)나 언더필재 AF로 지지하고 있으므로, 지지 기판이 불필요해진다. 이 구성은 본 발명의 특징이다. 상술한 바와 같이, 종래의 반도체 장치의 동박 패턴은 지지 기판(플렉시블 시트, 프린트 기판 또는 세라믹 기판)으로 지지되어 있거나, 리드 프레임으로 지지되어 있기 때문에, 본래 불필요하더라도 좋은 구성이 부가되어 있다. 그러나, 본 회로 장치는 필요최소한의 구성 요소로 구성되어, 지지 기판을 불필요하게 하고 있기 때문에, 박형·경량으로 되고, 더구나 재료비가 들지 않기 때문에 염가로 되는 특징을 갖는다.
또한, 본 반도체 장치는 외부 접속 전극(72C), 납재를 통한 제1의 방열 패스, 방열용 전극(72D), 납재를 통한 제2의 방열 패스를 갖고, 이들에 의해 반도체 소자의 구동 능력을 보다 향상할 수 있는 것이다.
또한, 반도체 소자(73)의 이면은 절연성 수지막(71)으로부터 노출시키더라도 좋다. 노출시키는 것에 의해 방열 수단과 반도체 소자(73)의 열적 결합을 보다 향상시킬 수 있다. 단, 방열 수단과 반도체 소자(73)가 전기적으로 결합되면 좋지 않은 경우에는 그 사이에 실리콘 수지 등의 절연재가 설치된다. 이 실리콘 수지는 열에 강하고, 필러가 혼입되어 있는 것에 의해 열전도가 우수하기 때문에, 종래부터 다용되고 있는 것이다.
BGA 형의 반도체 장치(79)를 설명하는 제5의 실시 형태
도 8에서는 패드(72A)에, 배선(72B), 외부 접속 전극(72C)이 일체로 형성되어 있지만, 여기서는 도 9에 도시하는 바와 같이, 패드(72A)의 이면이 외부 접속 전극으로 이루어져 있다.
또한, 본딩 패드(72A)가 구형으로 이루어져 있기 때문에, 절연 피막(76)으로부터 노출하는 방열용 전극(72D)의 패턴도 동일 패턴으로 형성되어 있다. 또한 절연성 접착 수단 AD의 고착성이 고려되어, 방열용 전극(72D)가 복수로 분할되도록 홈(80)이 형성되어 있다. 또한, 부호 W는 금속 세선이다.
또한, 반도체 소자(73)를 페이스 다운으로 실장하더라도 좋다. 이 경우, 도 8에 도시한 바와 같이, 언더필재를 채용한다. 이 실시 형태에서는 배선과 외부 접속 전극이 설치되지 않는 만큼, 방열용 전극(72D)을 확대할 수 있어, 반도체 소자의 방열이 향상하는 장점을 갖는다.
멀티칩형 반도체 장치(81)를 설명하는 제6의 실시 형태
도 9의 실장법을 활용하여, 복수의 반도체 칩(72A, 72B)을 실장한 반도체 장치(81)에 관해서 도 10을 참조하여 설명한다.
본 실시 형태에서는 브릿지(83)를 채용하여 제1의 반도체 칩(73A)과 제2의 반도체 칩(73B)을 전기적으로 접속하고 있다. 이 브릿지(83)를 리드 프레임으로 형성하면, 아일런드형으로 형성되기 때문에, 서스펜션 리드나 접착 테이프로 지지할 필요가 있다. 그러나 뒤의 제조 방법으로부터 알 수 있는 바와 같이, 도전박의 하프 에칭, 수지 몰드를 한 후에, 도전로의 분리를 행하기 때문에, 이들 지지재가 불필요하게 되는 장점을 갖는다. 또한 어느쪽의 반도체 칩(82A, 82B)도, 접속되는 금 속 세선 W는 볼 본딩으로 접속되어, 브릿지(83)측에서 스티치 본딩(stitch bonding)으로 되기 때문에, 스티치 본딩의 충격을 칩에 가하는 일이 없는 특징이 있다.
또한, 본딩 패드(72)에는 도 7에 도시한 바와 같이, 배선, 외부 접속 전극을 일체로 설치하더라도 좋다. 이 경우, 제1의 다이 패드(82A), 제2의 다이 패드(82B)의 사이즈를 반도체 칩의 사이즈보다도 작게 하고, 배선, 외부 접속 전극의 연장 영역을 확대한 쪽이 좋다. 또한 반도체 칩(73)과 다이 패드(82)는 땜납 등의 납재로 전기적으로 접속되어 있다. 그러나 상기 배선이나 외부 접속 전극이 반도체 칩의 밑으로 연장되는 경우에는 단락 방지를 고려하여, 절연성 접착 수단 AD를 설치한 쪽이 좋다.
한편, 반도체 칩(73)을 페이스 다운으로 실장하더라도 좋다. 이것을 도 10C에 도시한다. 이 구조는 도 8과 실질적으로 동일하다. 반도체 칩과 패드는 땜납 등의 납재로 접속되기 때문에, 이 간극에는 언더필재 AF 등이 침투된다.
반도체 장치의 특징 및 제조 방법을 설명하는 제7의 실시 형태
도 12∼도 13에서 도시하는 특징은 절연성 수지(90)로 이루어지는 돌출부(91)를 형성하고, 도전로(92)는 상기 돌출부(91)보다도 내측으로 들어 가고, 거기에 오목부(93)가 형성되는 것에 있다. 이에 따라, 땜납(94)의 접속 강도의 증대, 땜납 또는 도전로(92)끼리의 단락 방지, 반도체 장치 이면의 마찰 계수의 감소를 실현할 수 있는 것이다.
이하, 제조 방법을 도 14∼도 21을 참조하여 설명한다.
우선 도 14와 같이, 시트형의 도전박(100)을 준비한다. 이 도전박(100)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되어, 재료로서는 Cu를 주재료로 한 압연의 도전박이 이용된다. 또한 각 공정에서의 취급이 용이하게 되도록, 불순물이 확산되어, 도전박에 강성을 부가하고 있다. 또한, 이 불순물의 일례를 도 2의 (B)에 도시한다.
도전박의 두께는, 뒤의 에칭을 고려하면, 35 ㎛∼300 ㎛ 정도가 바람직하고, 여기서는 70 ㎛(2 온스)의 동박을 채용했다. 그러나, 300 ㎛ 이상이라도, 35 ㎛ 이하라도 기본적으로는 좋다. 후술하는 바와 같이, 도전박(100)의 두께보다도 얕은 분리홈(101)을 형성할 수 있으면 좋다. 또한, 뒤의 트랜스퍼 몰드, 일반적으로 후속 공정에서 채용되는 트랜스퍼 몰드의 금형, 이것에 채용되는 표준의 도전박을 생각하면, 도전박의 사이즈는 길이가 약 220 ㎜ 정도, 폭이 약 75 ㎜, 두께가 약 300 ㎜ 정도로, 직사각형으로 컷트된 쪽이 좋다. 이 사이즈를 채용하면, 시판의 트랜스퍼 몰드 장치, 금형, 도전박을 채용할 수 있어, 비용적으로 장점을 내놓을 수 있다.
또한, 시트형의 도전박(100)은 소정의 폭으로 롤형으로 감겨 준비되고, 이것이 후술하는 각 공정으로 반송되더라도 좋다(도 14를 참조).
계속해서, 적어도 도전로(102)가 되는 영역을 제외한 도전박(100)을, 도전박(100)의 두께보다도 얇게 제거하는 공정이 있다.
우선, Cu 박(100) 상에, 포토레지스트(내에칭 마스크) PR을 형성하고, 도전로(102)가 되는 영역을 제외한 도전박(100)이 노출하도록 포토레지스트 PR을 패터 닝한다(도 15를 참조).
그리고, 도 16과 같이, 상기 포토레지스트 PR을 통해 에칭하면 좋다.
에칭에 의해 형성된 분리홈(101)의 깊이는, 예를 들면 50 ㎛이고, 그 측면은 에칭 처리나 조면화(粗面化) 처리에 의해 거친면이 되기 때문에, 절연성 수지(103)와의 접착성이 향상된다.
또한, 이 분리홈(101)의 측벽은 제거 방법에 의해 다른 구조로 된다. 이 제거 공정은 웨트 에칭, 드라이 에칭, 레이저에 의한 증발, 다이싱을 채용할 수 있다. 또한, 프레스로 형성하더라도 좋다. 웨트 에칭의 경우 에칭제는 염화제2철 또는 염화제2구리가 주로 채용되고, 상기 도전박은 이 에칭제 중에 디핑되든가, 이 에칭제로 샤워링된다. 여기서, 웨트 에칭은 일반적으로 비이방성으로 에칭되기 때문에, 측면은 도 16B, 도 16C에 도시한 바와 같이 만곡 구조가 된다. 예를 들면 도 16B에 있어서, 내에칭 마스크로서 밀착성이 좋은 것을 선택하거나, Ni 등을 채용하면, 차양이 형성된다. 이것은 도전로 자신이 차양을 구성하거나, 도전로 상에 형성되는 도전 피막과 함께 차양이 형성된다. 또한, 내에칭 마스크의 형성 방법에 의해서는 도 16C와 같이, 반원을 그리는 경우도 있다. 어느 쪽으로 하여도 만곡 구조(104)가 형성되기 때문에, 앵커 효과를 발생시킬 수 있다.
또한, 드라이 에칭의 경우에는 이방성, 비이방성으로 에칭이 가능하다. 현재로서는 Cu를 반응성 이온 에칭으로 제거하는 것은 불가능하다고 되어 있지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 의해서 이방성, 비이방성으로 에칭할 수 있다.
또한, 레이저에서는 직접 레이저광을 맞혀 분리홈을 형성할 수 있고, 이 경우에는 분리홈(101)의 측면은 스트레이트로 형성된다.
또한, 다이싱에서는 곡절한 복잡한 패턴을 형성하는 것은 불가능하지만, 격자형의 분리홈을 형성하는 것은 가능하다.
또한, 도 16에 있어서, 포토레지스트 PR을 대신해서 에칭액에 대하여 내식성이 있는 도전 피막을 선택적으로 피복하더라도 좋다. 도전로로 이루어지는 부분에 선택적으로 피착하면, 이 도전 피막이 에칭 보호막이 되어, 레지스트를 채용하지 않고 분리홈을 에칭할 수 있다. 이 도전 피막으로서 생각되는 재료는 Ni, Ag, Au, Pt 또는 Pd 등이다. 더구나 이들 내식성의 도전 피막은 다이 패드, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면, Ag 피막은 Au와 접착하고, 납재와도 접착한다. 따라서 칩 이면에 Au 피막이 피복되어 있으면, 그대로 도전로(51) 상의 Ag 피막에 칩을 열압착할 수 있고, 또한 땜납 등의 납재를 통해 칩을 고착할 수 있다. 또한, Ag의 도전 피막에는 Au 세선이 접착할 수 있기 때문에, 와이어 본딩도 가능해진다. 따라서 이들 도전 피막을 그대로 다이 패드, 본딩 패드로서 활용할 수 있는 장점을 갖는다(도 16을 참조).
계속해서, 도 17과 같이, 분리홈(101)이 형성된 도전박(100)에 회로 소자(105)를 전기적으로 접속하여 실장하는 공정이 있다.
회로 소자(105)로서는 도 1∼도 13까지 설명한 바와 같이, 트랜지스터, 다이오드, IC 칩 등의 반도체 소자(105A), 칩 컨덴서, 칩 저항 등의 수동 소자(105B)이 다. 또한, 두께가 두껍게는 되지만, 웨이퍼스케일 CSP 등으로 대표되는 CSP, BGA 등의 페이스 다운형의 반도체 소자도 실장할 수 있다.
여기서는 베어(bare) 반도체 칩으로서 트랜지스터 칩(105A)이 도전로(102A)에 다이 본딩되어, 에미터 전극과 도전로(105B), 베이스 전극과 도전로(105B)가 열압착에 의한 볼 본딩 혹은 초음파에 의한 웨지 본딩 등으로 고착된 금속 세선(l06)을 통해 접속된다. 또한, (105B)는 칩 콘덴서 등의 수동 소자 및/또는 능동 소자이고, 여기서는 칩 콘덴서를 채용하여, 땜납 등의 납재 또는 도전 페이스트(107)로 고착된다(도 17을 참조).
또한, 도 18에 도시한 바와 같이, 상기 도전박(100) 및 분리홈(101)에 절연성 수지(103)를 부착하는 공정이 있다. 이것은 트랜스퍼 몰드, 인젝션 몰드, 또는 딥핑에 의해 실현할 수 있다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드(polyphenylene sulfide) 등의 열가소성 수지는 인젝션 몰드로 실현할 수 있다.
본 실시 형태에서는 도전박(100) 표면에 피복된 절연성 수지의 두께가 회로 소자의 최정상부에서 약 100 ㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은 절연성 수지(103)를 피복할 때까지, 도전로(102)로 되는 도전박(100)이 지지 기판으로 되는 것이다. 예를 들면, 프린트 기판이나 플렉시블 시트를 채용한 CSP에서는 본래 필요로 하지 않는 지지 기판(프린트 기판이나 플렉시블 시트)를 채용하여 도전로를 형성하고 있지만, 본 발명에서는 지지 기판이 되 는 도전박(100)이 도전로로서 필요한 재료이다. 그 때문에, 구성 재료를 많이 생략하여 작업할 수 있는 장점을 가져서 비용의 저하도 실현할 수 있다.
또한, 분리홈(101)은 도전박의 두께보다도 얕게 형성되어 있기 때문에, 도전박(100)이 도전로(102)로서 개개로 분리되어 있지 않다. 따라서, 회로 소자의 실장으로부터 다이싱까지 처리할 수 있고, 특히 절연성 수지를 몰드할 때, 금형에의 반송, 금형에의 실장 작업이 매우 편하게 되는 특징을 갖는다. 또한 상술한 바와 같이, 불순물이 첨가되어 있기 때문에, 도전박에 강성이 부가되어, 작업성이 더 향상되어 있다.
계속해서, 도전박(100)의 이면을 화학적 및/또는 물리적으로 제거하고, 도전로(102)로서 분리하는 공정이 있다. 여기서, 이 제거 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
이 분리법으로 형성된 반도체 장치를 도 21의 (A)∼(C)에 도시한다.
우선, 도 21의 (A)는 최종적으로 이면을 연마하고, 도전로(102)의 이면과 분리홈(101)의 이면을 일치시킨 것이다.
계속해서, 도 21의 (B)는 적어도 분리홈(101)이 노출하기 전부터 에칭을 실시한 것이다. 일반적으로는, 도전로(102)를 완전히 분리하기 위해서, 오버 에칭하기 때문에, 분리홈(102)의 이면보다도 도전로(102)쪽이 움푹파여 있다.
또한, 도 21의 (C)는 도 18의 단계에서, 도전박(100)의 이면에 외부 접속 전극이 되는 부분에 내에칭 마스크를 형성하고, 이 마스크를 통해 에칭한 것이다. 이에 따라, 도전로(102)의 일부가 분리홈(101)의 이면보다도 돌출하여 형성된다.
또한, 도 21의 (A), (B)에 도시한 노출면을 도 18에서 점선으로 도시한다.
도 19에, 도전로(102)가 분리된 반도체 장치의 일례를 나타낸다. 또한, 웨트 에칭으로 분리하고 있다.
또한, 실장 기판 상의 배선과 단락하는 것을 방지하기 위해서, 반도체 장치의 이면에, 절연 피막(108)을 형성하고 있다. 또한, (109)는 땜납 등의 납재이다. 절연 피막(108)이 납재에 대하여 누설되지 않기 때문에, 깔끔한 반구의 납재가 형성된다.
그 결과, 약 40 ㎛ 두께의 도전로(102)로서 분리된다(도 20을 참조).
또한, 도전로(102)의 이면에 Au나 Ag의 도전 피막을 피착하더라도 좋다. 이 도 14∼도 17의 도전박의 이면에, 미리 이 도전 피막을 형성하여 놓으면 좋다. 피착 방법은 예를 들면, 도금이다. 또한, 이 도전 피막은 에칭에 대하여 내성이 있는 재료가 좋다.
또한, 본 제조 방법에서는 도전박(100)에 반도체 칩과 칩 컨덴서가 실장되어 있을 뿐이지만, 이것을 1 단위로 하여 매트릭스형으로 배치하더라도 좋다. 이 경우, 1 단위마다 분리하기 위해서 다이싱이 실시된다.
이상의 제조 방법으로부터도 알 수 있는 바와 같이, 본 제조 방법에 의해, 여러가지 반도체 장치를 제조할 수 있다. 능동 소자(반도체 칩)로서 트랜지스터, 다이오드, IC 또는 LSI를 1개 실장한 디스크리트형이나 BGA형, 또한 상기 능동 소자를 여러개 실장한 멀티칩형, 또 능동 소자(반도체 칩)로서 트랜지스터, 다이오드, IC 또는 LSI, 수동 소자로서 칩 저항, 칩 컨덴서를 실장하여, 원하는 회로를 실현하기 위해서 도전로로서 배선도 형성함으로써 구성되는 하이브리드 IC형 등 여러가지 반도체 장치를 전개할 수 있다.
이상의 제조 방법에 의해서, 절연성 수지에 도전로가 매립되어, 절연성 수지의 이면에 도전로(51)의 이면이 노출하는 반도체 장치를 실현할 수 있다.
본 제조 방법은 절연성 수지를 지지 기판으로서 활용하여 도전로의 분리 작업을 할 수 있는 특징을 갖는다. 절연성 수지는 도전로를 매립하는 재료로서 필요한 재료이고, 불필요한 지지 기판을 필요로 하지 않는다. 따라서, 최소한의 재료로 제조할 수 있어, 비용의 저감을 실현할 수 있는 특징을 갖는다.
이상의 제조 방법으로부터 알 수 있는 바와 같이, 도전로의 분리 방법에 의해, 도 12의 (A)에 도시한 바와 같이, 도전로 이면에 오목부(93)를 형성할 수 있다. 더구나 도전로 측면의 커브와 분리홈 측면의 커브가 일치한 패키지로 이루어진다. 또한, 분리홈 바닥부는 비이방성 에칭으로 형성되기 때문에, 곡면을 그려, 삼각형으로 나타내는 빈 영역(93A)이 형성된다.
이 분리홈의 곡면에 의해, 분리홈의 부분에 녹은 땜납이 설치되더라도, 분리홈이 경사를 갖고 또한 땜납의 표면 장력에 의해 화살표로 나타낸 바와 같이 땜납이 흘러, 모두가 분리한 아일런드형의 반구 땜납을 형성하는 것이 가능해진다. 또한, 빈 영역(93A)이 설치되기 때문에, 땜납의 릴리프 영역이 형성되어, 녹은 땜납이 이웃끼리 일체로 되어 단락하는 현상을 억제할 수 있다.
도 12의 (B)는 분리홈의 돌출부를 일부 플랫으로 한 것이다. 에칭의 경우, 도전로의 간격에 의해 분리홈의 깊이가 다르고, 돌출부(91)의 높이가 다른 것이 있 다. 이 경우, 반도체 장치를 수평으로 배치할 수 없는 경우를 상정할 수 있고, 이 때는, 도전로를 분리한 후, 반도체 장치의 이면을 연마하여 돌출부의 높이를 전부 통일하고 있다. FL로 도시한 부분이 그 플랫 부분이다.
또한 도 13에 실장 기판(520)에 반도체 장치를 실장한 구조를 나타낸다. 이 실장 기판의 도전로 상에 형성된 회로 패턴(521)은 반도체 칩과 접속된 도전로(522)와 결합되기 때문에, 반도체 칩의 열을 회로 패턴으로 방출할 수 있는 장점을 갖는다.
또한, 도 12에 도시하는 부호 H는 돌출부(91)의 꼭대기부가 도전로의 이면에서 얼마만큼 돌출되는지를 나타내는 것이다. 여기서, H는 약 20 ㎛이다. 그리고, 도전로의 이면에 고화된 납재는 고화한 상태에서, 돌출부(91)보다도 높게 형성되어야 한다. 그러나, 용융시, 땜납(94)은 소자 자신의 중량, 외력에 의해 깨뜨려지고, 돌출부(91)가 스토퍼로 되어, 도 13에 도시한 바와 같이 돌출부가 실장 기판(520)과 접촉한다. 그러나 돌출부(91)가 만곡을 그리고 반도체 장치의 이면의 마찰 계수가 작기 때문에, 반도체 장치의 이동이 용이하고, 또한 자기 정렬이 용이해지는 특징도 있다.
도 22는 본 발명의 반도체 장치를 채용함으로써, 어느 정도 사이즈가 작아지는가 설명하는 것이다. 도면에 도시하는 사진은 동배율이고, 좌측으로부터 리드 프레임을 채용한 단품 SMD, 리드 프레임을 채용한 복합 SMD, 그리고 본 발명의 반도체 장치를 도시하는 것이다. 단품 SMD는 1개의 TR이, 복합 TR은 2개의 TR이 몰드되어 있다. 본 발명의 반도체 장치는 도 6에 도시하는 회로가 실장된 반도체 장치이 고, 4개의 TR이 밀봉되어 있다. 도면에서도 알 수 있듯이, 복합 SMD의 두배의 소자가 밀봉되어 있음에도 불구하고, 본 반도체 장치의 사이즈는 리드 프레임도 포함시킨 복합 SMD보다도 약간 클 뿐이다. 또한, 1개의 TR이 밀봉된 반도체 장치를 가장 우측에 도시했다. 이것으로부터도 알 수 있는 바와 같이, 본 발명에 의해서 소형·박형의 반도체 장치를 실현할 수 있고, 휴대용의 전자 기기에 최적이다.
마지막으로 본 반도체 장치를 실장한 실장 기판을 도 23에 도시한다. 도 25에 도시하는 종래의 실장 기판에, 회로 패턴을 재형성하여 실장한 것이다. 도 23에서 분명한 바와 같이, 실장 기판의 회로 패턴이 간략화되어, 간격이 넓게 형성되어 있다. 이것은 실장 기판의 회로 패턴을 보다 밀하게 형성할 수 있어, 실장 기판의 소형화를 가능하게 한다. 또한 반도체 칩의 다이 본딩수, 와이어 본딩수가 감소하여, 실장 기판 상의 조립 공정수가 대폭 감소한다. 또한 실장 기판에서는 어느 종류나 금속 세선을 이용한다. 예를 들면, 도 25에 있어서, 소신호계에 이용하는 40 ㎛의 Au선 또는 Al선, 대신호계에 이용하는 150 ㎛와 300 ㎛의 Al선이 채용되는 것으로 한다. 그리고 이 3 종류 중, 적어도 1 종류의 금속 세선과 접속되는 반도체 소자는 전부 본 발명의 구조로 하면, 이 금속 세선의 본딩이 전혀 불필요하게 된다. 예를 들면, Au선과 Al선은 본더의 기구가 전혀 다르기 때문에, 별개의 본더로 접속된다. 그러나, Au 선으로 접속되는 반도체 소자를 전부 이 구조로 패키지하고, Au선으로 점핑하고 있는 부분은 Al선으로 대용하면, 실장 기판의 조립에서, Au선의 본더가 전혀 필요하지 않게 된다. 이것은 조립 공정의 간략화에 크게 연결된다.
또한, 종래 이용한 리드 프레임의 패키지에서는 반드시 패키지의 측면에 컷트된 서스펜션 리드, 타이 바 등이 노출한다. 따라서 이 노출 부분과의 접촉이 고려되어 패키지와 패키지는 접하여 배치할 수 없다. 그러나, 본 발명에서 이면 이외는 전부 절연성 수지로 커버되기 때문에, 반도체 장치와 반도체 장치를 접촉시켜 실장 기판에 배치하는 것이 가능해진다.
또한, 반도체 장치의 이면은 절연성 수지로 이루어지는 돌출부가 곡면을 그리고 있고, 이 이면은 마찰 계수가 매우 작다. 또한, 반도체 장치 자신이 박형 경량이면서 납땜 시에 반도체 장치가 자연스럽게 자기 정렬되는 특징도 있다.
또한, 실장 기판으로서 금속 기판을 채용하면, 본 반도체 장치의 열을 금속 기판을 통해 방출할 수 있어, 실장 기판 전체의 모듈로서의 온도 상승도 억제할 수 있다.
이상의 설명에서 명확한 바와 같이, 본 발명에서는 박형의 반도체 장치가 디스크리트형, BGA형, 멀티칩형, 하이브리드형 등으로 광범위한 형으로 실장가능하게 된다. 또한, 박형이기 때문에, 반도체 장치의 휘어짐이 문제가 되지만, 도전로로서 압연의 X-Y막을 사용하고 있으므로, 휘어짐, 수지 수축에 의한 도전로의 단선을 방지할 수 있다. 또한, 반도체 장치로서 채용되는 전기적 접속부분은 하층에 X-Y막을 채용함으로써, 그 접속부의 오염을 방지할 수 있고, 패키지된 후의 경사 변화나 불량에 대해서도 강한 반도체 장치로서 사용자에게 공급할 수 있다. 또한, 가늘고 길게 형성되는 배선은 다른 도전로보다도 그 응력이 가해지기 쉽지만, X-Y막 의 채용에 의해 배선의 단선 억제를 가능하게 한다.
또한, 절연성 수지 이면과 도전로의 측면은 본 제조 방법을 채용하기 때문에, 동일한 에칭면을 그린다. 특히 절연성 수지의 이면은 만곡으로 되어, 이곳의 만곡부와 인접한 부분에는 빈 영역이 형성된다. 따라서 녹은 땜납의 릴리프 영역을 만들거나, 반도체 장치 이면의 마찰 계수를 작게 하는 것이 가능해진다.
또한, 하프 에칭한 후, 도전박은 산화막 생성의 열 처리 공정을 거치기 때문에, 그 표면에 Cu의 산화물이 형성된다. 이 산화물은 도전박과 절연성 수지와의 접착성을 향상시킬 수 있다.

Claims (82)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 본딩 패드 및 다이패드를 구성하는 도전 패턴과,
    도전 패턴을 통해 장치 내부에 있어서 서로 전기적으로 접속되는 복수의 회로 소자와,
    상기 반도체 소자 및 상기 도전 패턴을 피복하는 밀봉 수지
    를 포함하며,
    상기 본딩 패드, 상기 다이패드, 또는 상기 본딩 패드와 상기 다이패드는 상기 도전 패턴으로 이루어지는 배선부를 통해 접속되며,
    상기 배선부의 재료로서 불순물이 혼입된 압연 금속을 채용하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 도전 패턴의 재료로서 구리를 포함한 금속을 채용하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 불순물로서, 니켈, 실리콘, 아연, 주석, 크롬, 철, 또는 인을 채용하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 반도체 소자와 전기적으로 접속되는 영역의 상기 도전 패턴의 표면에는 도전 피막이 형성되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 불순물이 혼입된 압연 금속으로 이루어지는 도전박을 준비하는 공정과,
    상기 도전박에 분리홈을 형성함으로써, 복수개의 반도체 장치를 구성하는 도전 패턴을 볼록부 형상으로 형성하는 공정과,
    상기 도전 패턴으로 반도체 소자를 배치하는 공정과,
    상기 반도체 소자를 밀봉하도록 상기 도전박의 표면을 밀봉 수지로 피복하는 공정과,
    상기 도전박을 이면으로부터 제거함으로써 상기 도전 패턴을 분리하는 공정
    을 포함하며,
    상기 밀봉 수지로 피복하는 공정까지는 상기 도전박에 의해 상기 도전 패턴 및 상기 반도체 소자를 일체로 지지하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 도전박으로서, 어닐링된 금속을 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 불순물로서, 니켈, 실리콘, 아연, 주석, 크롬, 철, 또는 인을 채용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 금속으로 이루어지는 도전 패턴과,
    상기 도전 패턴에 전기적으로 접속되는 반도체 소자와,
    상기 도전 패턴 및 상기 반도체 소자를 피복하는 밀봉 수지
    를 포함하며,
    상기 밀봉 수지에 접촉하는 영역의 상기 도전 패턴의 표면에는 산화물이 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 도전 패턴의 상면에는 부분적으로 도전 피복에 의해 피복되며,
    상기 도전 피복이 형성되는 영역을 제외한 상기 도전 패턴의 상면 및 상기 도전 패턴의 측면에 상기 산화물이 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 소자는 페이스업으로 상기 도전 패턴에 장착되며,
    상기 반도체 소자가 장착되는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 반도체 소자는 금속 세선을 통해 상기 도전 패턴과 전기적으로 접속되며,
    상기 금속 세선이 접속하는 영역의 상기 도전 패턴의 상면은 상기 도전 피복에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 도전 피복은 도금막인 것을 특징으로 하는 반도체 장치.
  20. 제15항에 있어서,
    상기 도전 패턴은 구리를 포함하는 금속으로 이루어지며, 상기 산화물은 구리를 포함하는 산화물인 것을 특징으로 하는 반도체 장치.
  21. 제15항에 있어서,
    상기 도전 패턴의 측면은 내측으로 패인 곡면을 형성하는 것을 특징으로 하는 반도체 장치.
  22. 제15항에 있어서,
    상기 밀봉 수지는 상기 도전 패턴의 이면을 노출시켜서, 상기 반도체 소자 및 상기 도전 패턴을 밀봉하는 것을 특징으로 하는 반도체 장치.
  23. 본딩 패드 및 다이패드를 구성하며 금속으로 이루어지는 도전 패턴과,
    상기 도전 패턴에 전기적으로 접속되는 반도체 소자와,
    상기 도전 패턴 및 상기 반도체 소자를 피복하는 밀봉 수지
    를 포함하며,
    상기 본딩 패드, 상기 다이패드, 또는 상기 본딩 패드와 상기 다이패드는 상기 도전 패드로 이루어지는 배선부를 통해 접속되며,
    상기 배선부의 상기 밀봉 수지에 접촉하는 영역의 표면에는 산화물이 형성되는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 도전 패턴의 상면은 부분적으로 도전 피막에 의해 피복되며,
    상기 도전 피막이 형성되는 영역을 제외한 상기 도전 패턴의 상면 및 상기 도전 패턴의 측면에 상기 산화물이 형성되는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 반도체 소자는 페이스 업으로 상기 도전 패턴에 장착되며,
    상기 반도체 소자가 장착되는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서,
    상기 반도체 소자는 금속 세선을 통해 상기 도전 패턴과 전기적으로 접속되며,
    상기 금속 세선이 접속하는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서,
    상기 도전 피막은 도금막인 것을 특징으로 하는 반도체 장치.
  28. 제23항에 있어서,
    상기 도전 패턴은 구리를 포함하는 금속으로 이루어지며, 상기 산화물은 구리를 포함하는 산화물인 것을 특징으로 하는 반도체 장치.
  29. 제23항에 있어서,
    상기 도전 패턴의 측면은 내측으로 패인 곡면을 형성하는 것을 특징으로 하는 반도체 장치.
  30. 제23항에 있어서,
    상기 밀봉 수지는 상기 도전 패턴의 이면을 노출시켜서, 상기 반도체 소자 및 상기 도전 패턴을 밀봉하는 것을 특징으로 하는 반도체 장치.
  31. 복수의 도전 패턴과,
    상기 도전 패턴의 상면에 형성된 도전 피막과,
    적어도 하나의 상기 도전 패턴과 상기 도전 피막을 통해 전기적으로 접속된 반도체 소자와,
    상기 반도체 소자 및 상기 도전 패턴을 밀봉하는 밀봉 수지
    를 포함하며,
    상기 도전 피막은 하층에 형성된 상기 도전 패턴 주위를 노출하는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서,
    상기 도전 피막이 형성되는 영역을 제외한 상기 도전 패턴의 상면 및 상기 도전 패턴의 측면이 상기 밀봉 수지에 접촉하는 것을 특징으로 하는 반도체 장치.
  33. 제31항에 있어서,
    상기 반도체 소자는 페이스 업으로 상기 도전 패턴 상에 장착되며,
    상기 반도체 소자가 장착되는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  34. 제31항에 있어서,
    상기 반도체 소자는 금속 세선을 통해 상기 도전 패턴과 전기적으로 접속되며,
    상기 금속 세선이 접속하는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  35. 제31항에 있어서,
    상기 도전 피막은 도금막인 것을 특징으로 하는 반도체 장치.
  36. 제31항에 있어서,
    상기 도전 패턴의 측면은 내측으로 패인 곡면을 형성하는 것을 특징으로 하는 반도체 장치.
  37. 제31항에 있어서,
    상기 도전 패턴은 이면을 노출시켜서 상기 밀봉 수지에 매립되는 것을 특징으로 하는 반도체 장치.
  38. 본딩 패드 및 다이패드를 구성하는 도전 패턴과,
    상기 도전 패턴의 상면에 형성된 도전 피막과,
    상기 도전 패턴에 전기적으로 접속되는 반도체 소자와,
    상기 도전 패턴 및 상기 반도체 소자를 피복하는 밀봉 수지
    를 포함하며,
    상기 본딩 패드, 상기 다이패드, 또한 상기 본딩 패드와 상기 다이패드는 상기 도전 패턴으로부터 좁은 폭으로 연장된 배선부를 통해 접속되며,
    상기 배선부의 상면 및 측면은 상기 밀봉 수지에 접촉하는 것을 특징으로 하는 반도체 장치.
  39. 제38항에 있어서,
    상기 도전 피막이 형성되는 영역을 제외한 상기 도전 패턴의 상면 및 상기 도전 패턴의 측면이 상기 밀봉 수지에 접촉하는 것을 특징으로 하는 반도체 장치.
  40. 제38항에 있어서,
    상기 반도체 소자는 페이스업으로 상기 도전 패턴에 장착되며,
    상기 반도체 소자가 장착되는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  41. 제38항에 있어서,
    상기 반도체 소자는 금속 세선을 통해 상기 도전 패턴과 전기적으로 접속되며,
    상기 금속 세선이 접속하는 영역의 상기 도전 패턴의 상면은 상기 도전 피막에 의해 피복되는 것을 특징으로 하는 반도체 장치.
  42. 제38항에 있어서,
    상기 도전 피막은 도금막인 것을 특징으로 하는 반도체 장치.
  43. 제38항에 있어서,
    상기 도전 패턴의 측면은 내측으로 패인 곡면을 형성하는 것을 특징으로 하는 반도체 장치.
  44. 제38항에 있어서,
    상기 도전 패턴은 이면을 노출시켜서 상기 밀봉 수지에 매립되는 것을 특징으로 하는 반도체 장치.
  45. 평면적으로 배치된 반도체 소자 및 수동 소자와,
    상기 반도체 소자에 전기적으로 접속된 제1 패드와,
    상기 수동 소자에 전기적으로 접속된 제2 패드와,
    상기 반도체 소자가 실장된 다이패드와,
    회로 또는 시스템을 구성하도록 상기 다이패드, 상기 제1 패드, 또는 상기 제2 패드로부터 연장되는 배선부와,
    상기 반도체 소자, 상기 수동 소자, 상기 제1 패드, 상기 제2 패드, 상기 배선부, 및 상기 다이패드를 밀봉하는 밀봉 수지
    를 포함하는 것을 특징으로 하는 반도체 장치.
  46. 제45항에 있어서,
    상기 배선부의 폭은 상기 제1 패드, 상기 제2 패드, 또는 상기 다이패드보다도 좁게 형성되는 것을 특징으로 하는 반도체 장치.
  47. 제45항에 있어서,
    상기 배선부를 통해 상기 반도체 소자와 상기 수동 소자가 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  48. 제45항에 있어서,
    상기 수동 소자는 칩 컨덴서, 또는 칩 저항인 것을 특징으로 하는 반도체 장치.
  49. 제45항에 있어서,
    상기 반도체 소자는 LSI, 또는 디스크리트 트랜지스터인 것을 특징으로 하는 반도체 장치.
  50. 제45항에 있어서,
    상기 반도체 소자 및 상기 수동 소자는 평면적으로 배치되는 것을 특징으로 하는 반도체 장치.
  51. 제45항에 있어서,
    상기 제1 패드, 상기 제2 패드, 상기 배선부, 및 상기 다이패드의 이면은 상기 밀봉 수지로부터 노출되는 것을 특징으로 하는 반도체 장치.
  52. 제45항에 있어서,
    상기 제1 패드, 상기 제2 패드, 상기 배선부, 및 상기 다이패드는 분리홈에 의해 서로 분리되는 것을 특징으로 하는 반도체 장치.
  53. 제45항에 있어서,
    상기 제2 패드는 분리홈에 의해 서로 전기적으로 분리되며, 상기 수동 소자의 일부분은 상기 분리홈의 상측에 위치하여, 상기 수동 소자의 양단의 전극은 납재를 통해 상기 제2 패드에 고착되는 것을 특징으로 하는 반도체 장치.
  54. 제45항에 있어서,
    상기 제1 패드, 상기 제2 패드, 상기 배선부, 및 상기 다이패드의 측면은 만곡된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  55. 연장 방향에 대하여 수평 방향의 크기가 수직 방향보다도 큰 결정으로 이루어지는 도전 패턴과,
    상기 도전 패턴의 표면에 형성되며, 상기 도전 패턴의 연장 방향에 대하여 수직 방향의 크기가 수평 방향보다도 큰 결정으로 이루어지는 도전 피막과,
    적어도 하나의 상기 도전 패턴과 전기적으로 접속된 반도체 소자와,
    상기 반도체 소자 및 상기 도전 패턴을 밀봉하는 밀봉 수지
    를 포함하는 것을 특징으로 하는 반도체 장치.
  56. 제55항에 있어서,
    상기 도전 피막은 상기 도전 패턴의 주단부로부터 이격되어 형성되는 것을 특징으로 하는 반도체 장치.
  57. 제55항에 있어서,
    상기 도전 패턴은 압연된 금속으로 이루어지는 것을 특징으로 하는 반도체 장치.
  58. 제55항에 있어서,
    상기 도전 피막은 도금법에 의해 형성되는 금속막인 것을 특징으로 하는 반도체 장치.
  59. 제55항에 있어서,
    상기 도전 패턴은 상기 반도체 소자가 실장되는 다이패드를 포함하며,
    상기 반도체 소자가 고착되는 영역의 상기 다이패드의 표면에는 상기 도전 피막이 형성되는 것을 특징으로 하는 반도체 장치.
  60. 제55항에 있어서,
    상기 도전 패턴은 금속 세선을 통해 상기 반도체 소자와 전기적으로 접속되는 본딩 패드를 포함하며,
    상기 금속 세선이 접촉하는 영역의 상기 본딩 패드의 표면에는 상기 도전 피막이 형성되는 것을 특징으로 하는 반도체 장치.
  61. 제55항에 있어서,
    상기 도전 패턴은 상기 반도체 소자가 실장되는 다이패드와, 금속 세선을 통해 상기 반도체 소자와 전기적으로 접속되는 본딩 패드를 포함하며,
    상기 다이패드와 상기 본딩 패드는 상기 도전 패턴으로 이루어지는 배선부를 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  62. 제55항에 있어서,
    상기 도전 패턴의 측면은 만곡된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  63. 제55항에 있어서,
    상기 도전 패턴의 이면은 상기 밀봉 수지로부터 노출되는 것을 특징으로 하는 반도체 장치.
  64. 제55항에 있어서,
    상기 도전 패턴은 상기 도전 피막보다도 배리어성이 우수한 것을 특징으로 하는 반도체 장치.
  65. 본딩 패드 및 다이패드를 구성하는 도전 패턴과,
    상기 도전 패턴의 표면에 형성되며, 상기 도전 패턴의 연장 방향에 대하여 수직 방향의 크기가 수평 방향보다도 큰 결정으로 이루어지는 도전 피막과,
    적어도 하나의 상기 도전 패턴과 전기적으로 접속된 반도체 소자와,
    상기 반도체 소자 및 상기 도전 패턴을 밀봉하는 밀봉 수지
    를 포함하며,
    상기 본딩 패드, 상기 다이패드, 또는 상기 본딩 패드와 상기 다이패드는 상기 도전 패턴으로 이루어지는 배선부를 통해 접속되며,
    상기 배선부는 연장 방향에 대하여 수평 방향의 크기가 수직 방향보다도 큰 결정으로 이루어지는 것을 특징으로 하는 반도체 장치.
  66. 제65항에 있어서,
    상기 도전 피막은 상기 도전 패턴의 주단부로부터 이격되어 형성되는 것을 특징으로 하는 반도체 장치.
  67. 제65항에 있어서,
    상기 도전 패턴은 압연된 금속으로 이루어지는 것을 특징으로 하는 반도체 장치.
  68. 제65항에 있어서,
    상기 도전 피막은 도금법에 의해 형성되는 금속막인 것을 특징으로 하는 반 도체 장치.
  69. 제65항에 있어서,
    상기 반도체 소자가 고착되는 영역의 상기 다이패드의 표면에는 상기 도전 피막이 형성되는 것을 특징으로 하는 반도체 장치.
  70. 제65항에 있어서,
    상기 금속 세선이 접촉하는 영역의 상기 본딩 패드의 표면에는 상기 도전 피막이 형성되는 것을 특징으로 하는 반도체 장치.
  71. 제65항에 있어서,
    상기 도전 패턴의 측면은 만곡된 형상을 갖는 것을 특징으로 하는 반도체 장치.
  72. 제65항에 있어서,
    상기 도전 패턴의 이면은 상기 밀봉 수지로부터 노출되는 것을 특징으로 하는 반도체 장치.
  73. 제65항에 있어서,
    상기 도전 패턴은 상기 도전 피막보다도 배리어성이 우수한 것을 특징으로 하는 반도체 장치.
  74. 반도체 칩 및 수동 소자;
    상기 반도체 소자와의 전기적 접속부인 제1 패드;
    상기 수동 소자의 전기적 접속부인 제2 패드;
    상기 반도체 칩이 고착되는 랜드;
    적어도 상기 랜드로부터 일체로 연장되고, 상기 랜드보다 그 폭이 좁은 배선;
    상기 반도체 칩, 상기 수동 소자, 제1 패드, 상기 제2 패드, 상기 랜드 및 상기 배선을 밀봉하는 절연성 수지로 된 반도체 장치이고,
    상기 반도체 장치는 상기 배선을 채용하는 것에 의해 회로 또는 시스템을 구성하는 것을 특징으로 한 반도체 장치.
  75. 제74항에 있어서, 상기 제1 패드, 상기 제2 패드 및 상기 랜드는, 횡방향으로 큰 결정립으로 된 것을 특징으로 하는 반도체 장치.
  76. 제75항에 있어서, 상기 제1 패드, 상기 제2 패드, 상기 랜드 중 적어도 하나에는, 도금막이 도포되고, 상기 도금막의 입계의 일부는, 상기 결정립으로 피복되고, 상기 제1 패드, 상기 제2 패드 및 상기 랜드의 표면으로 침입해가는 불순물의 침입을 방지하는 것을 특징으로 하는 반도체 장치.
  77. 제76항에 있어서, 상기 도금막은, 상기 제1 패드, 제2 패드, 상기 랜드 중 적어도 하나보다도 내측에 형성되는 반도체 장치.
  78. 제74항에 있어서, 상기 제1 패드, 상기 제2 패드, 상기 랜드 및 상기 배선은, 동을 주재료로 한 압연 동박으로 된 것을 특징으로 하는 반도체 장치.
  79. 제74항에 있어서, 상기 제1 패드, 상기 제2 패드, 상기 랜드 및 상기 배선은, 상기 반도체 장치의 이면에 노출하고, 상기 이면에는 전기적 접속부를 제외하고 절연 피막이 피복되고, 상기 절연 피막으로 부터 노출하는 전기적 접속부의 사이즈는, 실질 동일한 것을 특징으로 하는 반도체 장치.
  80. 제74항에 있어서, 상기 배선은 상기 반도체 장치의 이면에 있는 상기 절연 수지보다도 움푹 패어 형성되는 것을 특징으로 하는 반도체 장치.
  81. 제74항에 있어서, 상기 절연 수지로부터 상기 제1 패드, 상기 제2 패드 및 상기 랜드의 이면이 노출하는 것을 특징으로 하는 반도체 장치.
  82. 반도체 칩 및 수동 소자;
    상기 반도체 소자와의 전기적 접속부인 제1 패드;
    상기 수동 소자의 전기적 접속부인 제2 패드;
    상기 반도체 칩이 고착되는 랜드;
    적어도 상기 랜드로부터 일체로 연장되고, 상기 랜드보다 그 폭이 좁은 배선;
    상기 반도체 칩, 상기 수동 소자, 제1 패드, 상기 제2 패드, 상기 랜드 및 상기 배선을 밀봉하는 절연 수지로 된 반도체 장치이고,
    상기 반도체 장치는 상기 배선을 채용함으로써 하이브리드형의 회로 또는 시스템을 구성하는 것을 특징으로 하는 반도체 장치.
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