CN106960838B - 静电保护器件及其形成方法 - Google Patents

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Abstract

一种静电保护器件及其形成方法，包括：提供半导体衬底，所述半导体衬底内形成有阱区；在所述半导体衬底上形成有栅极结构；刻蚀栅极结构一侧的半导体衬底，在栅极结构一侧的半导体衬底内形成凹槽；在所述凹槽底部的半导体衬底表面形成第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；在所述第一半导体区上形成填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触；在栅极结构另一侧的半导体衬底内形成源区。本发明的方法降低了静电保护器件的静电释放时的触发电压。

Description

静电保护器件及其形成方法
技术领域
本发明涉及静电保护领域，特别涉及静电保护器件及其形成方法。
背景技术
在集成电路芯片的制作和应用中，随着超大规模集成电路工艺技术的不断提高，目前的CMOS集成电路制作技术已经进入深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层的厚度越来越薄，MOS器件耐压能力显著下降，静电放电(Electrostatic Discharge，ESD)对集成电路的危害变得越来越显著。因此，对集成电路进行ESD的保护也变得尤为重要。
为了加强对静电的防护能力，大都在芯片的输入输出接口端(I/O pad)连接静电保护电路，静电保护电路是芯片中的内部电路提供静电电流的放电路径，以避免静电将内部电路击穿。
现有的静电保护电路中常用的器件包括栅极接地的NMOS晶体管、栅极接电源的PMOS晶体管和可控硅整流器(SCR，Silicon Controlled Rectifier)等。由于栅极接地的NMOS晶体管与CMOS工业很好的兼容性，栅接地的NMOS晶体管得到了广泛的应用。
参考图1，图1为现有静电保护电路的结构示意图，NMOS晶体管13的漏极与输入输出接口端15相连接，NMOS晶体管13的栅极和源极与接地端16连接，当输入输出接口端15产生大的静电电压或静电电流时，静电通过NMOS晶体管13中的寄生NPN三极管释放到接地端16，具体请参考图2，图2为图1中NMOS晶体管的剖面结构示意图，包括：半导体衬底100，所述半导体衬底100内具有P阱101，半导体衬底100上具有NMOS晶体管的栅极103，栅极103两侧的P阱101内具有NMOS晶体管的漏区102和源区104，NMOS晶体管的漏区102与输入输出接口端15相连接，NMOS晶体管的源区104和栅极103与接地端16相连接，所述源区104一侧的P阱101内还具有P型掺杂区105，P型掺杂区105与接地端16相连接，P型掺杂区105与源区104之间具有浅沟槽隔离结构106，NMOS晶体管的漏区102构成寄生NPN三极管17的集电区，NMOS晶体管的源区104构成寄生NPN三极管17的发射区，栅极103底部的P阱101构成寄生NPN三极管17的基区，当输入输出接口端15集聚一定的静电电荷时，电流从漏区102经过阱区电阻18流向P型掺杂区105区，使得栅极103底部的P阱101与接地端16之间产生电势差，当电势差大于寄生NPN三极管17的阈值电压时，漏区102与阱区101之间反向击穿，寄生NPN三极管17呈导通状态，此时电流就从漏区102流向源区104，释放掉输入输出接口端15集聚的静电。
现有的ESD保护电路性能仍有待提升。
发明内容
本发明解决的问题是怎样减小静电保护器件的触动电压。
为解决上述问题，本发明提供一种静电保护器件的形成方法，包括：
提供半导体衬底，所述半导体衬底内形成有阱区；在所述半导体衬底上形成有栅极结构；刻蚀栅极结构一侧的半导体衬底，在栅极结构一侧的半导体衬底内形成凹槽；在所述凹槽底部的半导体衬底表面形成第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；在所述第一半导体区上形成填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触，漏区的掺杂类型与阱区的掺杂类型相反；在栅极结构另一侧的半导体衬底内形成源区，源区的掺杂类型与漏区的掺杂类型相同。
可选的，所述第一半导体区材料的晶格常数与半导体衬底材料的晶格常数不相同。
可选的，所述第一半导体区的材料为锗化硅、锗锡硅或锡化硅，所述第二半导体区的材料为硅或碳化硅。
可选的，所述第一半导体区的形成过程为：对凹槽底部的半导体衬底中注入非晶化离子，所述注入的非晶化离子为锗离子或锡离子中的一种或者两者的组合；注入后进行退火工艺。
可选的，注入锗离子时的注入能量为10～50Kev，注入剂量为5E14～5E15atom/cm2，注入角度为0～35°。
可选的，注入锡离子时的注入能量为20～60Kev，注入剂量为5E13～1E15atom/cm2，注入角度为0～35°。
可选的，所述退火工艺的温度为850～1150℃，时间为10s～10min，氛围为惰性气体。
可选的，所述第一半导体区与漏区两者接触区域的晶格是失配的。
可选的，所述第一半导体区与漏区两者接触区域的能带比漏区的能带以及阱区的能带窄。
可选的，所述凹槽的边缘距离栅极结构的侧壁具有第一距离。
可选的，所述第一距离为10nm～50nm，凹槽的深度为60nm～100nm。
可选的，所述凹槽的形成过程为：形成覆盖所述栅极结构的侧壁和顶部表面以及部分半导体衬底表面的掩膜层，所述掩膜层中具有暴露出栅极结构一侧的部分半导体衬底表面的开口；以所述掩膜层为掩膜，沿开口刻蚀暴露的半导体衬底，在半导体衬底中形成凹槽。
本发明还提供了一种静电保护器件，包括：
半导体衬底，所述半导体衬底内形成有阱区，所述半导体衬底上形成有栅极结构；位于所述栅极结构一侧的半导体衬底内的凹槽；位于所述凹槽底部的半导体衬底表面的第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；位于所述第一半导体区上且填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；位于栅极结构一侧的第二半导体区和半导体衬底内的漏区，所述漏区的底部与第一半导体区接触，漏区的掺杂类型与阱区的掺杂类型相反；位于栅极结构另一侧的半导体衬底内的源区，源区的掺杂类型与漏区的掺杂类型相同。
可选的，所述凹槽的深度小于阱区的深度。
可选的，所述第一半导体区的材料为锗化硅、锡化硅或锗锡硅。
可选的，第一半导体区的材料为锗化硅时，锗的浓度为1e20～1e21atom/cm3。
可选的，第一半导体区的材料为锡化硅时，1e19～5e20atom/cm3。
可选的，第一半导体区的材料为锗锡硅时，锗的浓度为1e20～1e21/atom cm3。锡的浓度为1e18～5e19atom/cm3。
可选的，所述第一半导体区与漏区两者接触区域的晶格是失配的。
可选的，所述第一半导体区与漏区两者接触区域的能带比漏区的能带以及阱区的能带窄。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的静电保护器件的形成方法，由于第一半导体区的晶格常数大于第二半导体区的晶格常数，使得第二半导体区与第一半导体区两者的接触面会产生晶格失配，形成的漏区的底部与第一半导体区的表面相接触的，因而漏区与第一半导体区两者的接触面同样会产生晶格失配，从而使得漏区与第一半导体区两者接触区域的能带比漏区的能带以及阱区(第一半导体区之外的区域)的能带窄，使得漏区和第一半导体区两者接触区域的PN结反向击穿电压降低，当静电保护器件的漏区积聚较少的静电电荷时，漏区和第一半导体区的交界区域很容易被反向击穿，将积聚的静电电荷释放，因而本发明的静电保护器件相比于现有的静电保护器件降低了漏区和阱区之间的PN结之间的反向击穿电压，从而降低了静电保护器件进行静电释放时的触发电压，使得静电保护器件的漏区积聚较少的静电电荷时，静电保护器件也能实现静电的释放。
进一步，所注入的非晶化离子为锗离子或锡离子中的一种或者两者的组合，使得形成第一半导体区材料(锗化硅、锡化硅或锗锡硅)的晶格常数会远大于第二半导体区材料(硅或氮化硅)的晶格常数，因而形成的第一半导体区与后续凹槽中填充的第二半导体区之间能产生较大的晶格失配，当在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触时，使得第一半导体区与漏区两者的接触区域也存在较大的晶格失配。
进一步，所述凹槽的边缘距离栅极结构的侧壁具有第一距离，以使得后续凹槽底部的半导体衬底表面形成的第一半导体区远离静电保护器件的栅极结构，防止形成的第一半导体区对静电保护器件的源区和漏区之间横向电场产生影响，从而防止源区和漏区之间的横向击穿。
进一步，所述第一半导体区的形成过程为：对凹槽底部的半导体衬底中注入非晶化离子；注入后进行退火工艺。该形成过程，只会在凹槽底部的半导体衬底表面上形成第一半导体区，而凹槽侧壁的半导体衬底表面则不会形成第一半导体区，后续在第一半导体区上形成第二半导体区时，第二半导体区与凹槽侧壁的半导体衬底之间不会存在晶格失配(或者即使存在晶格失配也远小于第一半导体区和第二半导体区接触面上的晶格失配)，从而使得第二半导体区和半导体衬底中形成的漏区电场能均匀分布；并且该形成过程，非晶化离子注入的对象直接为凹槽底部的半导体衬底(该半导体衬底为阱区的一部分，已掺杂杂质离子)，因而形成的第一半导体区能直接作为阱区的一部分，无需额外对第一半导体区掺杂与阱区同型的杂质离子，工艺简单。
本发明的静电保护器件，降低了静电释放时的触发电压。
附图说明
图1～图2为现有技术静电保护电路的结构示意图；
图3～图8为本发明实施例静电保护器件的形成过程的结构示意图；
图9为本发明实施例形成的静电保护器件中漏区、第一半导体区和阱区的能带分布示意图。
具体实施方式
现有的ESD保护电路性能仍有待提升，比如现有的ESD保护电路在静电放电，需要漏区聚集较多的静电电荷，才能触发寄生NPN三极管导通，从而释放聚集的静电电压，因而现有的ESD保护电路进行静电释放释放时的触发电压(触发电压为漏区和阱区之间形成的PN结的反向击穿电压)仍较高，静电释放的效率仍有待提升。
为此，本发明提供了一种静电保护器件及其形成方法，其中本发明的形成方法，在形成阱区和栅极结构后；刻蚀栅极结构一侧的半导体衬底，在栅极结构一侧的半导体衬底内形成凹槽；在所述凹槽底部的半导体衬底表面形成第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；在所述第一半导体区上形成填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触，漏区的掺杂类型与阱区的掺杂类型相反；在栅极结构另一侧的半导体衬底内形成源区，源区的掺杂类型与漏区的掺杂类型相同。由于第一半导体区的晶格常数大于第二半导体区的晶格常数，使得第二半导体区与第一半导体区两者的接触面会产生晶格失配，形成的漏区的底部与第一半导体区的表面相接触的，因而漏区与第一半导体区两者的接触面同样会产生晶格失配，从而使得漏区与第一半导体区两者接触区域的能带比漏区的能带以及阱区(第一半导体区之外的区域)的能带窄，使得漏区和第一半导体区两者接触区域的PN结反向击穿电压降低，当静电保护器件的漏区积聚较少的静电电荷时，漏区和第一半导体区的交界区域很容易被反向击穿，将积聚的静电电荷释放，因而本发明的静电保护器件相比于现有的静电保护器件降低了漏区和阱区之间的PN结之间的反向击穿电压，从而降低了静电保护器件进行静电释放时的触发电压，使得静电保护器件的漏区积聚较少的静电电荷时，静电保护器件也能实现静电的释放。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3～图8为本发明实施例静电保护器件的形成过程的结构示意图。
参考图3，提供半导体衬底200，在所述半导体衬底200上形成有栅极结构201。
所述半导体衬底200的材料可以为单晶硅(Si)或碳化硅。本实施例中，所述半导体衬底的材料为单晶硅。
所述半导体衬底200中还形成有阱区(图中未示出)，所述阱区中掺杂有P型的杂质离子。所述阱区通过离子注入工艺形成，所述阱区中掺杂的P杂质离子为硼离子、铟离子中一种或几种。
在形成阱区后，在半导体衬底200上形成栅极结构201，所述栅极结构201包括位于半导体衬底200上的栅介质层202和位于栅介质层202上的栅电极203。
在一实施例中，所述栅介质层202的材料为氧化硅，所述栅电极203的材料为多晶硅。
所述栅极结构201还可以包括位于栅介质层202和栅电极203两侧侧壁上的侧墙204。所述侧墙204的材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种。所述侧墙204可以为单层或多层结构。
所述栅极结构201两侧的半导体衬底内还形成有浅掺杂区205，所述浅掺杂区205掺杂有N型的杂质离子，N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。在一实施例中，所述浅掺杂区205的形成过程为：以所述栅极结构201为掩膜，对栅极结构201两侧的半导体衬底200进行浅掺杂离子注入，在栅极结构201两侧半导体衬底200内形成浅掺杂区。
结合参考图4和图5，刻蚀栅极结构一侧的半导体衬底200，在栅极结构一侧的半导体衬底200内形成凹槽207。
形成凹槽207的目的是：一方面，便于通过离子注入工艺在凹槽207底部的半导体衬底200中形成第一半导体区，并且只会在凹槽207底部的半导体衬底上形成第一半导体区；另一方面，后续形成填充凹槽的第二半导体区，第二半导体区与第一半导体区接触面容易产生晶格失配。
在一实施例中，所述凹槽207的边缘距离栅极结构的侧壁具有第一距离D，以使得后续凹槽底部的半导体衬底表面形成的第一半导体区远离静电保护器件的栅极结构，防止形成的第一半导体区对静电保护器件的源区和漏区之间横向电场产生影响，从而防止源区和漏区之间的横向击穿。在一具体实施例中，所述第一距离D为10nm～50nm，凹槽207的深度为60nm～100nm，以使得器件的尺寸较小的同时，后续形成的第一半导体区队漏区的横向电场的影响很小。
在一实施例中，所述凹槽的形成过程为：形成覆盖所述栅极结构的侧壁和顶部表面以及部分半导体衬底表面的掩膜层206，所述掩膜层206中具有暴露出栅极结构一侧的部分半导体衬底200表面的开口；以所述掩膜层206为掩膜，沿开口刻蚀暴露的半导体衬底200，在半导体衬底200中形成凹槽207。
刻蚀所述暴露的半导体衬底200采用各向异性的干法刻蚀工艺，在一实施例中，所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺，等离子体刻蚀工艺刻蚀采用的气体包括Cl2、HBr、O2，反应腔室压强为1毫托至50毫托，源功率为500瓦至2000瓦，偏置功率为0瓦至100瓦，HBr流量为100sccm至800sccm，Cl2流量为20sccm至400sccm，O2的流量为10～200sccm，以使得形成的凹槽207具有平坦的底部表面，后续在凹槽207底部的半导体衬底表面易于形成厚度均匀的第一半导体区。
参考图6，在所述凹槽207底部的半导体衬底200表面形成第一半导体区208，第一半导体区208的掺杂类型与阱区的掺杂类型相同。
所述第一半导体区208的材料为锗化硅、锡化硅或锗锡硅，后续在第一半导体区208上形成第二半导体区时，两者的接触面上能产生较大的晶格失配。所述第一半导体区材料的晶格常数与半导体衬底材料的晶格常数不相同，所述第一半导体材料的晶格常数大于半导体衬底材料的晶格常数。
在一实施例中，所述第一半导体区208的形成过程为：对凹槽底部的半导体衬底中注入非晶化离子；注入后进行退火工艺。该形成过程，只会在凹槽底部的半导体衬底表面上形成第一半导体区，而凹槽侧壁的半导体衬底表面则不会形成第一半导体区，后续在第一半导体区上形成第二半导体区时，第二半导体区与凹槽侧壁的半导体衬底之间不会存在晶格失配(或者即使存在晶格失配也远小于第一半导体区和第二半导体区接触面上的晶格失配)，从而使得第二半导体区和半导体衬底中形成的漏区电场能均匀分布；并且该形成过程，非晶化离子注入的对象直接为凹槽底部的半导体衬底(该半导体衬底为阱区的一部分，已掺杂杂质离子)，因而形成的第一半导体区208能直接作为阱区的一部分，无需额外对第一半导体区208掺杂与阱区同型的杂质离子，工艺简单。
所注入的非晶化离子为锗离子或锡离子中的一种或者两者的组合，使得形成第一半导体区材料(锗化硅、锡化硅或锗锡硅)的晶格常数会远大于第二半导体区材料(硅或氮化硅)的晶格常数，因而形成的第一半导体区与后续凹槽中填充的第二半导体区之间能产生较大的晶格失配，当在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触时，使得第一半导体区与漏区两者的接触区域也存在较大的晶格失配，从而使得所述第一半导体区与漏区两者接触区域的能带比漏区的能带以及阱区的能带更窄，从而使得漏区和第一半导体区208之间的PN结之间的反向击穿电压更低，从而极大的降低了静电保护器件进行静电释放时的触发电压，当静电保护器件的漏区积聚较少的静电电荷时，漏区和第一半导体区208的交界区域很容易被反向击穿，将积聚的静电电荷释放。
在一实施例中，注入的非晶化离子为锗离子时，注入锗离子时的注入能量为10～50Kev，注入剂量为5E14～5E15atom/cm2，注入角度为0～35°，以使得形成的第一半导体区208位于凹槽底部的半导体衬底表面，并且形成的第一半导体区208的晶格常数较大。
在另一实施例中，注入的非晶化离子为锡离子，注入锡离子时的注入能量为20～60Kev，注入剂量为5E13～1E15atom/cm2，注入角度为0～35°，以使得形成的第一半导体区208位于凹槽底部的半导体衬底表面，并且形成的第一半导体区208的晶格常数较大。
在又一实施例中，注入的非晶化离子为锗离子和锡离子，注入锗离子时的注入能量为10～50Kev，注入剂量为5E14～5E15atom/cm2，注入角度为0～35°，注入锡离子时的注入能量为20～60Kev，注入剂量为1E13～5E14atom/cm2，注入角度为0～35°，以使得形成的第一半导体区208位于凹槽底部的半导体衬底表面，并且形成的第一半导体区208的晶格常数较大。
参考图7，在所述第一半导体区208上形成填充凹槽207(参考图6)的第二半导体区209，所述第一半导体区208材料的晶格常数大于第二半导体区209材料的晶格常数。
所述第二半导体区209的材料为硅或碳化硅，以使得第二半导体区209的晶格常数原小于第一半导体区208的晶格常数，使得第二半导体区209与第一半导体区208的接触面上存在较大的晶格失配，而第二半导体区209与凹槽侧壁半导体衬底的接触面不存在晶格失配或者晶核失配很小。
第二半导体区209的形成工艺为选择性外延工艺。
在一实施例中，所述第二半导体区209的材料为硅时，选择性外延工艺的反应温度是650-800摄氏度，压力是5-20torr，硅源气体为SiH4或SiCl2H4，硅源气体的流量是30-200sccm，选择性气体是HCl，选择性气体的流量是50-300sccm。
参考图8，在栅极结构201一侧的第二半导体区209(参考图7)和半导体衬底200内形成漏区210，所述漏区210的底部与第一半导体区208接触，漏区210的掺杂类型与阱区的掺杂类型相反；在栅极结构201另一侧的半导体衬底200内形成源区211，源区211的掺杂类型与漏区210的掺杂类型相同。
形成的漏区210的底部与第一半导体区208的表面相接触的，由于第二半导体区209与第一半导体区208两者的接触面会产生晶格失配，因而漏区210与第一半导体区208两者的接触面同样会产生晶格失配，从而使得漏区210与第一半导体区208两者接触区域的能带比漏区210的能带以及阱区(第一半导体区208之外的区域)的能带窄，使得漏区210和第一半导体区208两者接触区域的PN结反向击穿电压降低，当静电保护器件的漏区210积聚较少的静电电荷时，漏区和第一半导体区208的交界区域很容易被反向击穿，将积聚的静电电荷释放，因而本发明的静电保护器件相比于现有的静电保护器件降低了漏区210和阱区之间的PN结之间的反向击穿电压，从而降低了静电保护器件进行静电释放时的触发电压，使得静电保护器件的漏区积聚较少的静电电荷时，静电保护器件也能实现静电的释放。关于漏区210、第一半导体区208和阱区的能带分布请参考图9，从图9可以看出，漏区210和第一半导体区208两者接触区域的能带宽度We2远比漏区的能带宽度We1以及阱区的能带宽度We3窄，因而漏区210和第一半导体区208两者接触区域的击穿电压较低，因而本实施例的静电保护电路在静电释放时的触发电压降低。
请继续参考图8，所述漏区210和源区211通过离子注入工艺形成，漏区210和源区211的形成过程为：以所述栅极结构为掩膜，对栅极结构两侧的半导体衬底(包括第二半导体区209)进行深掺杂离子注入；在栅极结构201一侧的第二半导体区209(参考图7)和半导体衬底200内形成漏区210，在栅极结构201另一侧的半导体衬底200内形成源区211；进行深掺杂离子注入后，进行退火工艺，激活掺杂离子。
所述深掺杂离子注入的注入能量大于前述浅掺杂离子注入时的注入能量，注入剂量大于前述浅掺杂离子注入时的注入剂量。
在进行深掺杂离子注入之前，可以在侧墙204的表面形成第二侧墙。
需要说明的是，本发明方法形成的静电保护器件用于静电保护时，栅电极203和源区211均与接地端电连接，所述漏区210与芯片(或集成电路)的输入输出接口端电连接。
本发明还提供了一种静电保护器件，请参考图8，包括：
半导体衬底200，所述半导体衬底内200形成有阱区(图中未示出)，所述半导体衬底200上形成有栅极结构201；
位于所述栅极结构201一侧的半导体衬底200内的凹槽；
位于所述凹槽底部的半导体衬底200表面的第一半导体区208，第一半导体区208的掺杂类型与阱区的掺杂类型相同；
位于所述第一半导体区208上且填充凹槽的第二半导体区209(参考图7)，所述第一半导体区208材料的晶格常数大于第二半导体区材料209的晶格常数；
位于栅极结构201一侧的第二半导体区和半导体衬底200内的漏区210，所述漏区210的底部与第一半导体区208接触，漏区210的掺杂类型与阱区的掺杂类型相反；
位于栅极结构201另一侧的半导体衬底200内的源区211，源区211的掺杂类型与漏区210的掺杂类型相同。
所述凹槽的深度小于阱区的深度。
所述第一半导体区的材料为锗化硅、锡化硅或锗208锡硅。
在一实施例中，第一半导体区208的材料为锗化硅时，锗化硅中锗的浓度为1e20～1e21atom/cm3，以使得第一半导体区208的晶格常数较大，第一半导体区208与漏区210接触区域的晶格失配较大。
在一实施例中，第一半导体区的材料为锡化硅时，锡化硅中锡的浓度为1e19～5e20atom/cm3，以使得第一半导体区208的晶格常数较大，第一半导体区208与漏区210接触区域的晶格失配较大。
在一实施例中，第一半导体区的材料为锗锡硅时，锗锡硅中锗的浓度为1e20～1e21/atom cm3。锡的浓度为1e18～5e19atom/cm3，以使得第一半导体区208的晶格常数较大，第一半导体区208与漏区210接触区域的晶格失配较大。
所述第一半导体区208与漏区210两者接触区域的晶格是失配的。所述第一半导体区208与漏区210两者接触区域的能带比漏区的能带以及阱区的能带窄。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种静电保护器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内形成有阱区；
在所述半导体衬底上形成有栅极结构；
刻蚀栅极结构一侧的半导体衬底，在栅极结构一侧的半导体衬底内形成凹槽；
在所述凹槽底部的半导体衬底表面形成第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；
在所述第一半导体区上形成填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；
在栅极结构一侧的第二半导体区和半导体衬底内形成漏区，所述漏区的底部与第一半导体区接触，漏区的掺杂类型与阱区的掺杂类型相反；
在栅极结构另一侧的半导体衬底内形成源区，源区的掺杂类型与漏区的掺杂类型相同。
2.如权利要求1所述的静电保护器件的形成方法，其特征在于，所述第一半导体区材料的晶格常数与半导体衬底材料的晶格常数不相同。
3.如权利要求1所述的静电保护器件的形成方法，其特征在于，所述第一半导体区的材料为锗化硅、锗锡硅或锡化硅，所述第二半导体区的材料为硅或碳化硅。
4.如权利要求3所述的静电保护器件的形成方法，其特征在于，所述第一半导体区的形成过程为：对凹槽底部的半导体衬底中注入非晶化离子，所述注入的非晶化离子为锗离子或锡离子中的一种或者两者的组合；注入后进行退火工艺。
5.如权利要求4所述的静电保护器件的形成方法，其特征在于，注入锗离子时的注入能量为10～50Kev，注入剂量为5E14～5E15atom/cm2，注入角度为0～35°。
6.如权利要求4所述的静电保护器件的形成方法，其特征在于，注入锡离子时的注入能量为20～60Kev，注入剂量为5E13～1E15atom/cm2，注入角度为0～35°。
7.如权利要求4所述的静电保护器件的形成方法，其特征在于，所述退火工艺的温度为850～1150℃，时间为10s～10min，氛围为惰性气体。
8.如权利要求1所述的静电保护器件的形成方法，其特征在于，所述第一半导体区与漏区两者接触区域的晶格是失配的。
9.如权利要求8所述的静电保护器件的形成方法，其特征在于，所述第一半导体区与漏区两者接触区域的能带比漏区的能带以及阱区的能带窄。
10.如权利要求1所述的静电保护器件的形成方法，其特征在于，所述凹槽的边缘距离栅极结构的侧壁具有第一距离。
11.如权利要求10所述的静电保护器件的形成方法，其特征在于，所述第一距离为10nm～50nm，凹槽的深度为60nm～100nm。
12.如权利要求10所述的静电保护器件的形成方法，其特征在于，所述凹槽的形成过程为：形成覆盖所述栅极结构的侧壁和顶部表面以及部分半导体衬底表面的掩膜层，所述掩膜层中具有暴露出栅极结构一侧的部分半导体衬底表面的开口；以所述掩膜层为掩膜，沿开口刻蚀暴露的半导体衬底，在半导体衬底中形成凹槽。
13.一种静电保护器件，其特征在于，包括：
半导体衬底，所述半导体衬底内形成有阱区，所述半导体衬底上形成有栅极结构；
位于所述栅极结构一侧的半导体衬底内的凹槽；
位于所述凹槽底部的半导体衬底表面的第一半导体区，第一半导体区的掺杂类型与阱区的掺杂类型相同；
位于所述第一半导体区上且填充凹槽的第二半导体区，所述第一半导体区材料的晶格常数大于第二半导体区材料的晶格常数；
位于栅极结构一侧的第二半导体区和半导体衬底内的漏区，所述漏区的底部与第一半导体区接触，漏区的掺杂类型与阱区的掺杂类型相反；
位于栅极结构另一侧的半导体衬底内的源区，源区的掺杂类型与漏区的掺杂类型相同。
14.如权利要求13所述的静电保护器件，其特征在于，所述凹槽的深度小于阱区的深度。
15.如权利要求13所述的静电保护器件，其特征在于，所述第一半导体区的材料为锗化硅、锡化硅或锗锡硅。
16.如权利要求15所述的静电保护器件，其特征在于，第一半导体区的材料为锗化硅时，锗的浓度为1e20～1e21atom/cm3。
17.如权利要求15所述的静电保护器件，其特征在于，第一半导体区的材料为锡化硅时，锡的浓度为1e19～5e20atom/cm3。
18.如权利要求15所述的静电保护器件，其特征在于，第一半导体区的材料为锗锡硅时，锗的浓度为1e20～1e21atom/cm3，锡的浓度为1e18～5e19atom/cm3。
19.如权利要求13所述的静电保护器件，其特征在于，所述第一半导体区与漏区两者接触区域的晶格是失配的。
20.如权利要求19所述的静电保护器件，其特征在于，所述第一半导体区与漏区两者接触区域的能带比漏区的能带以及阱区的能带窄。
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