CN104332409B - 基于深n阱工艺隔离隧穿场效应晶体管的制备方法 - Google Patents
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Abstract
本发明公开了一种基于深N阱工艺来隔离隧穿场效应晶体管的制备方法，属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域。该方法有效利用了标准CMOS IC工艺中现有的工艺，采用深N阱以及STI区注入N阱的设计，在不增加任何掩膜版和工艺步骤的基础上，实现了隧穿场效应晶体管(TFET)在电路应用中器件的隔离，同时不影响器件性能。
Description
技术领域
本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种基于深N阱工艺隔离隧穿场效应晶体管(TFET)的方法。
背景技术
随着MOSFET尺寸进入纳米尺度，器件的短沟道效应等负面影响愈加严重，器件的关态漏泄电流不断增大。同时，由于传统MOSFET的亚阈值斜率受到热电势的限制无法随着器件尺寸的缩小而同步减小，存在60mV/dec的理论极限，使得泄漏电流随着电源电压的缩小而进一步增大，由此增加了器件功耗。功耗问题如今已经成为限制器件等比例缩小的最严峻的问题之一。在超低压低功耗领域中，隧穿场效应晶体管(TFET)因其具有很低的泄漏电流和超陡的亚阈值斜率成为了近些年大家关注的热点。
TFET不同于传统MOSFET，其源漏掺杂类型相反，且沟道区和体内区域通常为本征掺杂，利用栅极控制反向偏置的P-I-N结的量子带带隧穿实现导通，它能工作在较低电压下，且工艺与传统CMOS工艺兼容。但在实际小尺寸标准CMOS IC制备工艺中，为了抑制MOSFET的短沟效应防止穿通，MOSFET的体内(次表面)区域的掺杂浓度较高，表面区域低掺杂，其掺杂浓度对于TFET器件来说均过高，若完全基于标准CMOS IC工艺来集成TFET器件会增大器件的泄漏电流，且对TFET导通特性会有影响。另外，TFET器件是三端器件，对于N型TFET，源为P+区，漏区为N+，衬底通常为P-，轻掺杂衬底和源区有相同的掺杂类型，因此轻掺杂衬底可以同时通过源区引出，享有相同电位；但对于P型TFET，源区为N+，漏区为P+。当TFET器件组成复杂电路时，NTFET和PTFET享有相同衬底，由于衬底电阻通常不够高，导致不同TFET器件的P+区可以通过衬底相互连接，而不同TFET器件在电路应用中的P+区的电位可能存在不同，因此轻掺杂衬底会导致电位串扰，这在TFET器件组成的电路中是个很大的问题，需要一种有效地隔离各个TFET器件的方法。
发明内容
本发明的目的在于提出一种基于深N阱工艺来隔离隧穿场效应晶体管的方法。该方法有效利用了标准CMOS IC工艺中现有的工艺，采用深N阱以及STI区注入N阱的设计，在不增加任何掩膜版和工艺步骤的基础上，实现了隧穿场效应晶体管(TFET)在电路应用中器件的隔离，同时不影响器件性能。
为达到本发明的上述目的，本发明提出了采用相对高阻的p型硅片直接用作TFET器件的沟道区和体区，将标准CMOS IC工艺中的N阱注入至STI区，而深N阱则位于离器件沟道较深处，周边的N阱和下方的深N阱相连，实现了不同TFET器件之间的隔离。
一种具有深N阱的隔离工艺的隧穿场效应晶体管的制备方法，具体包括以下步骤：
(1)衬底准备：轻掺杂或低掺杂的p型半导体衬底；
(2)初始热氧化并淀积一层氮化物；
(3)采用浅槽隔离技术制作有源区STI隔离，去除氮化物；
(4)利用CMOS中的深N阱(Deep N well)掩膜版，光刻暴露出TFET器件所在的区域，且面积大于有源区面积，用CMOS的深N阱注入条件进行深N阱注入；通常深N阱注入的能量较大(典型值大于300keV)，以保证注入深度远大于器件的源漏结深(源漏结深约10～100nm)也大于STI区的深度(STI区深度约300～400nm)，注入深度典型值为400～500nm；
(5)利用CMOS中PMOS的N阱掩膜版，光刻暴露出不同TFET器件之间的STI区域，且面积小于场区面积，用CMOS的N阱注入条件进行N阱注入；CMOS的N阱注入条件通常分几次不同能量剂量的注入条件依次注入，包括低能量高剂量注入和高能量低剂量注入，以保证从器件表面到离表面较深处均有均匀的N型掺杂，且N阱掺杂的深度需超过上面深N阱掺杂的深度，N阱深度的典型值为大于450nm；
(6)除去之前生长的氧化物，重新生长栅介质材料；
(7)淀积栅材料，接着光刻和刻蚀，形成栅图形；
(8)以光刻胶和栅为掩膜，离子注入形成TFET的源；对于N型TFET，源为P+掺杂，可采用CMOS工艺中的P+注入条件，能量为4～50keV，剂量为3e14～5e15，保证浓度约1×1020～1×1021cm-3；对于P型TFET，源为N+掺杂，可采用CMOS工艺中的N+注入条件，能量为15～50keV，剂量为3e14～9e15，保证浓度约1×1020～1×1021cm-3；
(9)以光刻胶和栅为掩膜，离子注入另一种掺杂类型的杂质，形成TFET的漏；对于N型TFET，漏为N+掺杂，可采用CMOS工艺中的N+注入条件，能量为15～50keV，剂量为3e14～9e15，浓度约1×1020～1×1021cm-3；对于P型TFET，漏为P+掺杂，可采用CMOS工艺中的P+注入条件，能量为4～50keV，剂量为3e14～5e15，浓度约1×1020～1×1021cm-3；
(10)快速高温退火激活杂质；
(11)最后进入同CMOS一致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的具有深N阱的隔离工艺的隧穿场效应晶体管。
上述的制备方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。
上述的制备方法中，所述步骤(6)中的栅介质层材料选自SiO2、Si3N4和高K栅介质材料。
上述的制备方法中，所述步骤(6)中的生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
上述的制备方法中，所述步骤(7)中的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
本发明所提出的基于深N阱工艺来隔离隧穿场效应晶体管的方法中，直接采用了轻掺杂P型衬底作为TFET器件的沟道和体区，有效避免了由于采用MOSFET的重掺杂N阱或者P阱作为沟道和体区导致的泄漏电流增加。由于该轻掺杂衬底导致不同器件之间P+区的电位串扰的问题可以通过注入的深N阱和N阱解决。在该方法中，N阱注入区域在STI区域内，且深N阱位于离器件沟道较深处，深N阱和N阱相连，有效隔离出隧穿场效应晶体管，且不影响隧穿场效应晶体管的性能。该方法使得TFET器件应用到复杂电路成为了可能。
本发明的基于深N阱工艺来隔离隧穿场效应晶体管的方法完全基于标准的CMOSIC工艺，在不增加任何工艺步骤和掩膜版的前提下，能有效得隔离不同TFET器件，使得能在CMOS集成电路中集成TFET电路。该隔离方法适用于不同NTFET器件之间，或者不同PTFET之间，也适用于NTFET和PTFET之间。
附图说明
图1是在半导体衬底上形成STI隔离后去除氮化物后的器件剖面图；
图2是利用CMOS中的深N阱(Deep N well)掩膜版光刻暴露出器件所在的区域，并进行深N阱注入后的TFET器件剖面图；
图3是利用CMOS的N阱掩膜版光刻暴露出部分STI所在的区域，并进行N阱注入后的TFET器件剖面图；
图4是光刻并刻蚀形成栅后的器件剖面图；
图5是光刻暴露出TFET器件的源区并离子注入形成高掺杂浓度的源区后的器件剖面图；
图6是光刻暴露出TFET器件的漏区并离子注入形成相反类型的高掺杂漏区后的器件剖面图；
图7是经过后道工序(接触孔，金属化)后的器件剖面图；
图8是具有本发明的深N阱隔离工艺的不同隧穿场效应晶体管的器件剖面图；
图中：
1——半导体衬底； 2——氧化层；
3——STI隔离； 4——深N阱；
5——光刻胶； 6——N阱；
7——介质层； 8——栅；
9——高掺杂源区； 10——高掺杂漏区；
11——后道工序的钝化层； 12——后道工序的金属。
具体实施方式
下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
本发明制备方法的一具体实例包括图1至图7所示的工艺步骤：
1、在衬底掺杂浓度为轻掺杂、晶向为<100>的体硅衬底1上初始热氧化一层二氧化硅2，厚度约10nm，并淀积一层氮化硅，厚度约100nm，之后STI刻蚀，并淀积隔离材料填充深孔后CMP，采用浅槽隔离技术制作有源区STI隔离3，然后湿法腐蚀去除氮化硅，如图1所示。
2、利用CMOS中深N阱掩膜版，光刻同时暴露出NTFET器件所在的区域，且面积大于有源区，之后进行深N阱注入4，注入杂质为P，能量和剂量分别为300keV 2e14，如图2所示。
3、利用CMOS中PMOS的N阱掩膜版，光刻暴露出NTFET器件的部分STI所在的区域，并进行N阱注入6，注入杂质为P，分三次注入，能量和剂量分别为200keV 2e13、80keV1e13、25keV 2e12，如图3所示。
4、漂去表面初始生长的二氧化硅，然后热生长一层栅介质层7，栅介质层为SiO2，厚度为1～5nm；淀积栅材料8，栅材料为掺杂多晶硅层，厚度为150～300nm。光刻出栅图形，刻蚀栅材料8直到栅介质层7，如图4所示。
5、以光刻胶5和栅8为掩膜，离子注入NTFET的源9，离子注入的能量为40keV，剂量为1e15，注入杂质为BF2 +，如图5所示。
6、以光刻胶5和栅8为掩膜，离子注入NTFET的漏10，离子注入的能量为50keV，剂量为1e15，注入杂质为As+，如图6所示。
7、进行一次快速高温退火，激活源漏掺杂的杂质。
8、最后进入常规CMOS后道工序，包括淀积钝化层11、开接触孔以及金属化12等，如图7所示为制得的所述基于深N阱隔离工艺制备的N型隧穿场效应晶体管。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (5)
1.一种具有深N阱的隔离工艺的隧穿场效应晶体管TFET的制备方法，具体包括以下步骤：
(1)衬底准备：轻掺杂或低掺杂的p型半导体衬底；
(2)初始热氧化并淀积一层氮化物；
(3)采用浅槽隔离技术制作有源区STI隔离，去除氮化物；
(4)利用CMOS中的深N阱掩膜版，光刻暴露出TFET器件所在的区域，且面积大于有源区面积，进行深N阱注入，注入深度为400～500nm；
(5)利用CMOS中PMOS的N阱掩膜版，光刻暴露出不同TFET器件之间的STI区域，且暴露面积小于STI区域面积，进行N阱注入，N阱深度大于450nm；
(6)除去之前生长的氧化物，重新生长栅介质材料；
(7)淀积栅材料，接着光刻和刻蚀，形成栅图形；
(8)以光刻胶和栅为掩膜，离子注入形成TFET的源，浓度范围为1×1020～1×1021cm-3；
(9)以光刻胶和栅为掩膜，离子注入另一种掺杂类型的杂质，形成TFET的漏，浓度范围为1×1020～1×1021cm-3；
(10)高温退火激活杂质；
(11)最后进入同CMOS一致的后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的具有深N阱的隔离工艺的隧穿场效应晶体管。
2.如权利要求1所述的制备方法，其特征在于，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
3.如权利要求1所述的制备方法，其特征在于，所述步骤(6)中的栅介质层材料选自SiO2、Si3N4和高K栅介质材料。
4.如权利要求1所述的制备方法，其特征在于，所述步骤(6)中的生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
5.如权利要求1所述的制备方法，其特征在于，所述步骤(7)中的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
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