CN110957219A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供衬底；在所述衬底上形成鳍部和栅极结构，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部部分顶部表面和底部表面；在所述栅极结构两侧的所述鳍部内形成源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离；在所述源漏凹槽内形成源漏掺杂层。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底；在所述衬底上形成鳍部和栅极结构，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部部分顶部表面和底部表面；在所述栅极结构两侧的所述鳍部内形成源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离；在所述源漏凹槽内形成源漏掺杂层。
可选的，所述源漏凹槽的形成方法包括：对鳍部进行第一刻蚀，在所述鳍部内形成初始源漏凹槽；形成初始源漏凹槽后，对鳍部进行第二刻蚀，形成源漏凹槽顶部区和源漏凹槽底部区，所述源漏凹槽顶部区和源漏凹槽底部区共同构成源漏凹槽。
可选的，对鳍部进行第一刻蚀前，在栅极结构两侧形成第一侧墙，所述第一侧墙还位于鳍部侧壁；以所述栅极结构和第一侧墙为掩膜，对所述鳍部进行第一刻蚀。
可选的，所述第一侧墙的厚度为6nm～15nm。
可选的，对鳍部进行第二刻蚀前，对部分所述第一侧墙进行减薄处理，形成第二侧墙；以所述栅极结构和第二侧墙为掩膜，对所述鳍部进行第二刻蚀。
可选的，所述第二侧墙的厚度为2nm～5nm。
可选的，对所述第一侧墙进行减薄处理的方法包括：对所述第一侧墙进行各向同性刻蚀，去除部分所述第一侧墙，以形成所述第二侧墙。
可选的，还包括：在衬底上形成介质层，所述介质层覆盖位于鳍部侧壁和栅极结构侧壁的部分第一侧墙；刻蚀去除介质层暴露出的部分第一侧墙，以形成所述第二侧墙和第三侧墙，所述介质层暴露出第二侧墙侧壁，所述介质层覆盖第三侧墙侧壁暴露出第三侧墙顶部表面。
可选的，形成源漏凹槽顶部区后，形成源漏凹槽底部区。
可选的，所述源漏凹槽顶部区侧壁和源漏凹槽底部区侧壁的距离为30nm～45nm。
可选的，所述源漏凹槽顶部区之间的鳍部的尺寸与所述源漏凹槽底部区之间的鳍部的尺寸比例为1:1.1～1:1.3。
可选的，所述源漏凹槽底部区之间的鳍部的尺寸为20nm～40nm。
可选的，所述源漏凹槽顶部区之间的鳍部的尺寸为18nm～30nm。
可选的，所述源漏凹槽顶部区深度与源漏凹槽深度的比例为1:2～1:3。
可选的，所述源漏凹槽顶部区的深度为15nm～25nm。
可选的，所述源漏掺杂层的形成工艺包括：外延生长工艺；在外延形成源漏掺杂层的过程中，还包括对所述源漏掺杂层进行原位掺杂，在源漏掺杂层内掺杂源漏离子。
可选的，当所述栅极结构用于形成P型器件时，源漏掺杂层的材料包括掺杂有源漏离子的硅锗，所述源漏离子的导电类型为P型离子，所述源漏离子包括：硼离子、BF2+离子或铟离子；当所述栅极结构用于形成N型器件时，源漏掺杂层的材料包括掺杂有源漏离子的硅，源漏离子的导电类型为N型离子，所述源漏离子包括：包括磷离子、砷离子或锑离子。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底；位于衬底上的鳍部和栅极结构，栅极结构横跨鳍部，覆盖鳍部部分顶部表面和底部表面；位于栅极结构两侧的鳍部内的源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离；位于源漏凹槽内的源漏掺杂层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，源漏凹槽位于栅极结构两侧的鳍部内，所述源漏凹槽包括底部区和顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离，则栅极结构两侧的源漏凹槽底部区之间的距离较远，故源漏凹槽底部区之间的鳍部尺寸较大，形成于源漏凹槽底部区内的源漏掺杂层的距离较远。源漏掺杂层位于源漏凹槽内，源漏掺杂层之间的鳍部为半导体器件的沟道；源漏凹槽底部区内的源漏掺杂层之间的沟道尺寸较大，后续在源漏掺杂层上施加电压时所形成的耗尽层厚度小于沟道的长度，不容易发生短沟道效应，从而使得半导体器件的性能得到提升。
附图说明
图1是一种半导体器件的结构示意图；
图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件，参考图1，包括：提供衬底；位于衬底100表面的鳍部110和隔离结构101；位于隔离结构101上，横跨鳍部110的栅极结构120；位于栅极结构120侧壁的侧墙130；位于栅极结构120和侧墙130两侧的鳍部110内的源漏掺杂层140，所述源漏掺杂层内具有源漏离子。
随着半导体技术的发展，半导体器件的特征尺寸不断缩小，鳍式场效应晶体管沟道的长度也不断缩小。在鳍式场效应晶体管栅极结构120和源漏掺杂层140上分别施加电压时，在沟道区内产生耗尽层，沟道顶部区的耗尽层主要由栅极结构上的电压控制，产生短沟道效应的机率较小；沟道底部区离栅极结构120较远，栅极结构上的电压对沟道底部区耗尽层的产生影响较小，主要由源漏掺杂层140上的电压来控制沟道底部区耗尽层的厚度，当所述沟道底部区耗尽层的厚度大于沟道的长度时，容易产生短沟道效应。为降低沟道底部区的短沟道效应，常用的方法是对沟道底部区进行高浓度掺杂，然而高掺杂的掺杂离子不稳定，在热制程中容易发生扩散，进入到沟道顶部区，使得晶体管的阈值电压提高，从而影响半导体器件的性能。
在此基础上，本发明提供一种半导体器件的形成方法，在栅极结构两侧的鳍部内形成源漏凹槽，所述源漏凹槽包括底部区和顶部区，所述顶部区侧壁相对于底部区侧壁凸出，所述源漏凹槽底部区之间的鳍部距离较远，即源漏凹槽底部区内的源漏掺杂层之间的沟道较远，降低了源漏凹槽底部区内的源漏掺杂层之间的短沟道效应，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2和图3，图3为图2中沿M-M1方向的剖面图，提供衬底200。
在所述衬底200上形成鳍部210和栅极结构220，所述鳍部210可以为若干个，所述栅极结构220横跨所述若干鳍部210，覆盖鳍部210部分侧壁和顶部表面。
所述衬底200上还具有隔离层201，所述隔离层201覆盖鳍部210部分侧壁。
所述衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述衬底200的材料为单晶硅。
本实施例中，所述鳍部210通过图形化所述衬底200而形成。在其它实施例中，可以是：在所述衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成所述鳍部210。
本实施例中，所述鳍部210的材料为单晶硅。在其它实施例中，所述鳍部210的材料为单晶锗硅或者其它半导体材料。
所述隔离层201的形成步骤包括：在所述衬底200上形成初始隔离膜(未图示)，所述初始隔离膜覆盖所述鳍部210的顶部表面；平坦化所述初始隔离膜，直至露出鳍部210顶部的表面；回刻蚀所述初始隔离膜，暴露出所述鳍部210的部分侧壁，形成隔离层201。所述隔离层201用于电学隔离鳍部210。
所述初始隔离膜的材料包括氧化硅或氮化硅。
在本实施例中，所述初始隔离膜的材料为氧化硅；回刻蚀后所述初始隔离膜的厚度是所述鳍部210深度的1/4～1/2。所述初始隔离膜的形成工艺为流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，简称FCVD)。
本实施例中，所述隔离层201的材料为氧化硅。
本实施例中，栅极结构220包括横跨鳍部210的栅介质层、位于栅介质层上的栅电极层以及位于栅电极层顶部的栅保护层202。其他实施例中，不形成栅保护层。
本实施例中，栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。所述栅保护层202的材料为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，还包括在所述栅极结构220的侧壁形成偏移侧墙230。
所述偏移侧墙230保护所述栅极层侧壁，且定义轻掺杂区的位置。
所述偏移侧墙230的形成方法包括：在所述隔离层201鳍部210和栅极结构220上形成偏移侧墙材料层(未图示)，所述偏移侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面以及所述栅极结构220的侧壁和顶部表面；回刻蚀所述偏移侧墙材料层，直至暴露出所述鳍部210和栅保护层202的顶部表面，在鳍部210上形成覆盖于所述栅极结构220侧壁的偏移侧墙230。
所述偏移侧墙230的材料为氮化硅。
在栅极结构两侧的鳍部内形成源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离。
在一实施例中，形成源漏凹槽顶部区后，形成源漏凹槽底部区。
本实施例中，所述源漏凹槽的形成方法包括：对鳍部进行第一刻蚀，在所述鳍部内形成初始源漏凹槽；形成初始源漏凹槽后，对鳍部进行第二刻蚀，对鳍部进行第二刻蚀，形成源漏凹槽顶部区和源漏凹槽底部区。具体请参考图4至图11。
请参考图4和图5，图4与图2剖面方向一致，图5与图3剖面方向一致，在栅极结构220两侧形成第一侧墙240，所述第一侧墙240覆盖栅极结构220侧壁。
具体的，所述第一侧墙240覆盖偏移侧墙230侧壁。
所述第一侧墙240还覆盖鳍部210侧壁。
所述第一侧墙240为定义了后续形成的源漏凹槽底部区的位置。
所述第一侧墙240的形成方法包括：在所述隔离层201、鳍部210、栅极结构220和偏移侧墙230上形成第一侧墙材料层(未图示)，所述第一侧墙材料层覆盖所述鳍部210的部分侧壁表面和部分顶部表面以及所述栅极结构220的侧壁和顶部表面；回刻蚀所述第一侧墙材料层，直至暴露出所述鳍部210和栅保护层202的顶部表面，在鳍部210上形成覆盖于所述栅极结构220侧壁的第一侧墙240。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
所述第一侧墙材料层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述第一侧墙材料层的形成工艺为化学气相沉积工艺。所述第一侧墙240的材料为氮化硅。
所述栅极结构220、偏移侧墙230和第一侧墙240的尺寸决定了源漏凹槽底部区之间的沟道的尺寸。
所述第一侧墙240的厚度为6nm～15nm。
所述第一侧墙240厚度过厚，则源漏凹槽底部区之间的沟道的尺寸过大，鳍部尺寸固定，源漏凹槽底部区的源漏掺杂层尺寸较小，不利于半导体器件性能；所述第一侧墙240厚度过薄，则源漏凹槽底部区之间的沟道的尺寸改进较小，对半导体器件的短沟道效应改善不足。
请参考图6和图7，图6与图4剖面方向一致，图7与图5剖面方向一致，在所述隔离层201上形成介质层250，所述介质层250覆盖部分鳍部210侧壁。
所述介质层250为后续形成第二侧墙时的停止层。
所述介质层250顶部表面低于鳍部210顶部表面。
所述介质层250的形成方法包括：在所述隔离层201、鳍部210、栅极结构220偏移侧墙230和第一侧墙240上形成初始介质层(未图示)，所述第初始介质层覆盖所述鳍部210的部分侧壁表面和部分顶部表面以及所述栅极结构220的侧壁和顶部表面；回刻蚀所述初始介质层，形成覆盖鳍部210部分侧壁的介质层250。
所述介质层250顶部表面低于鳍部210顶部表面。
所述介质层250的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述介质层250的材料为氧化硅。
请参考图8，图8与图7剖面方向一致，以所述栅极结构220和第一侧墙240为掩膜，对所述鳍部210进行第一刻蚀，在鳍部210内形成初始源漏凹槽260。
所述初始源漏凹槽260为后续形成源漏凹槽提供空间。
所述初始源漏凹槽260的尺寸与后续形成的源漏凹槽的底部区尺寸相同。
所述栅极结构220、偏移侧墙230和第一侧墙240的尺寸决定了源漏凹槽底部区之间的沟道的尺寸。
本实施例中，所述初始源漏凹槽260的深度小于后续形成的源漏凹槽的深度。
在一实施例中，所述初始源漏凹槽260的深度等于后续形成的源漏凹槽的深度。则在后续制程前，需要在初始源漏凹槽260内形成牺牲层，保护初始源漏凹槽260底部表面，同时作为后续形成源漏凹槽顶部区的刻蚀停止层。
请参考图9，图9与图6剖面方向一致，形成初始源漏凹槽260后，对部分所述第一侧墙240进行减薄处理，形成第二侧墙241。
所述第二侧墙241覆盖栅极结构220侧壁。所述第二侧墙241还覆盖部分鳍部210侧壁。
对所述第一侧墙240进行减薄处理的方法包括：对所述介质层250包括出的第一侧墙241进行各向同性刻蚀，去除部分所述第一侧墙241，以形成所述第二侧墙242。
对所述第一侧墙进行各向同性刻蚀的工艺包括：干法刻蚀工艺。
本实施例中，对部分所述第一侧墙240进行减薄处理后，使得所述第一侧墙240形成为第二侧墙241和第三侧墙242，所述第三侧墙242覆盖部分鳍部210侧壁，所述介质层250暴露出第二侧墙242侧壁，所述介质层250覆盖第三侧墙242侧壁暴露出第三侧墙242顶部表面，所述第三侧墙242顶部表面与介质层顶部表面齐平。
所述第二侧墙241的厚度为2nm～5nm。
所述第二侧墙241定义了后续形成的源漏凹槽顶部区的位置。
所述栅极结构220、偏移侧墙230和第二侧墙241的尺寸决定了源漏凹槽顶部区之间的沟道的尺寸。
所述第二侧墙241厚度过厚，则源漏掺杂层对沟道的应力较小，不利于半导体器件性能；所述第二侧墙241厚度过薄，则源漏凹槽顶部区之间的沟道的尺寸较小，容易发生短沟道效应。
请参考图10和图11，图10为图9中沿M-M1方向的剖面图，图11为图10中沿N-N1方向的剖面图，形成第二侧墙241，以所述栅极结220和第二侧墙241为掩膜，对所述鳍部210进行第二刻蚀，形成源漏凹槽261。
所述源漏凹槽261包括：底部区和位于底部区上的顶部区。
所述源漏凹槽261顶部区侧壁和源漏凹槽261底部区侧壁的距离为30nm～45nm。
所述第二刻蚀的工艺包括各向异性的干法刻蚀。
本实施例中，所述第二刻蚀的工艺参数包括：第一阶段刻蚀，采用的气体包括CF4气体和H2，CF4气体的流量为10sccm～300sccm，H2气体的流量为20sccm～500sccm，温度为50摄氏度～100摄氏度，时间为5秒～50秒；第二阶段刻蚀，采用的气体包括CH3F气体、O2气体和He，CH3F气体的流量为60sccm～800sccm，O2气体的流量为5sccm～200sccm，He的流量为60sccm～200sccm，温度为25摄氏度～65摄氏度，时间为5秒～100秒。
通过控制刻蚀的时间，控制刻蚀深度，从而控制源漏凹槽261顶部区的深度。
所述源漏凹槽261顶部区深度与源漏凹槽261深度的比例为1:2～1:3.
所述源漏凹槽261顶部区的深度为15nm～25nm。
所述源漏凹槽261顶部区的深度过小，源漏凹槽261顶部区内的源漏掺杂层对沟道的应力过小，半导体器件性能不佳；所述源漏凹槽261顶部区的深度过大，源漏凹槽261深度固定，源漏凹槽261底部区之间的源漏掺杂层的沟道容易发生短沟道效应。
所述栅极结构220、偏移侧墙230和第一侧墙240的尺寸决定了源漏凹槽261底部区之间的沟道的尺寸。
所述栅极结构220、偏移侧墙230和第二侧墙241的尺寸决定了源漏凹槽261顶部区之间的沟道的尺寸。
所述源漏凹槽顶部区之间的鳍部的尺寸与所述源漏凹槽底部区之间的鳍部的尺寸比例为1:1.1～1:1.3。
所述源漏凹槽261顶部区之间的鳍部的尺寸为18nm～30nm。
所述源漏凹槽261底部区之间的鳍部的尺寸为20nm～40nm。
所述源漏凹槽261底部区之间的鳍部的尺寸即为源漏凹槽261底部区之间的沟道的长度。
源漏凹槽261位于栅极结构两侧的鳍部210内，所述源漏凹槽261包括底部区和顶部区，在沿鳍部210延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构220侧壁的最小距离小于底部区侧壁到栅极结构220侧壁的最小距离，则源漏凹槽底部区261之间的距离较远，故源漏凹槽261底部区之间的鳍部210尺寸较大，后续形成于源漏凹槽261底部区内的源漏掺杂层的距离较远。源漏掺杂层位于源漏凹槽内，源漏掺杂层之间的鳍部210为半导体器件的沟道；源漏凹槽底部区内的源漏掺杂层之间的沟道尺寸较大，后续在源漏掺杂层上施加电压时所形成的耗尽层宽度小于沟道的宽度，不容易发生短沟道效应，从而使得半导体器件的性能得到提升。
请参考图12和图13，图12与图10剖面方向一致，图13与图11剖面方向一致，在所述源漏凹槽261内形成源漏掺杂层。
在所述源漏凹槽261内形成源漏掺杂层270的工艺包括：外延工艺。
所述在外延形成源漏掺杂层270的过程中，还包括对所述源漏掺杂层270进行原位掺杂，在源漏掺杂层内掺杂源漏离子。
当所述栅极结构220用于形成P型器件时，源漏掺杂层270的材料包括掺杂有源漏离子的硅锗，所述源漏离子的导电类型为P型离子，所述源漏离子包括：硼离子、BF2+离子或铟离子。
当所述栅极结构220用于形成N型器件时，源漏掺杂层270的材料包括掺杂有源漏离子的硅，源漏离子的导电类型为N型离子，所述源漏离子包括：包括磷离子、砷离子或锑离子。
源漏掺杂层270位于源漏凹槽261内，源漏掺杂层270之间的鳍部210为半导体器件的沟道；源漏凹槽261底部区内的源漏掺杂层270之间的沟道尺寸较大，后续在源漏掺杂层270上施加电压时所形成的耗尽层宽度小于沟道的宽度，不容易发生短沟道效应，从而使得半导体器件的性能得到提升。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图12，包括：衬底200；位于衬底200上的鳍部210和栅极结构220，栅极结构220横跨鳍部210，覆盖鳍部210部分顶部表面和底部表面；位于栅极结构220两侧的鳍部210内的源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部210延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构220侧壁的最小距离小于底部区侧壁到栅极结构220侧壁的最小距离；位于源漏凹槽内的源漏掺杂层270。
所述衬底200参照前述实施例的内容，不再详述。
所述栅极结构220的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层270的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；在所述衬底上形成鳍部和栅极结构，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部部分顶部表面和底部表面；
在所述栅极结构两侧的所述鳍部内形成源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离；
在所述源漏凹槽内形成源漏掺杂层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽的形成方法包括：对鳍部进行第一刻蚀，在所述鳍部内形成初始源漏凹槽；形成初始源漏凹槽后，对鳍部进行第二刻蚀，形成源漏凹槽顶部区和源漏凹槽底部区，所述源漏凹槽顶部区和源漏凹槽底部区共同构成源漏凹槽。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，对鳍部进行第一刻蚀前，在栅极结构两侧形成第一侧墙，所述第一侧墙还位于鳍部侧壁；以所述栅极结构和第一侧墙为掩膜，对所述鳍部进行第一刻蚀。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一侧墙的厚度为6nm～15nm。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，对鳍部进行第二刻蚀前，对部分所述第一侧墙进行减薄处理，形成第二侧墙；以所述栅极结构和第二侧墙为掩膜，对所述鳍部进行第二刻蚀。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第二侧墙的厚度为2nm～5nm。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，对所述第一侧墙进行减薄处理的方法包括：对所述第一侧墙进行各向同性刻蚀，去除部分所述第一侧墙，以形成所述第二侧墙。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，还包括：在衬底上形成介质层，所述介质层覆盖位于鳍部侧壁和栅极结构侧壁的部分第一侧墙；刻蚀去除介质层暴露出的部分第一侧墙，以形成所述第二侧墙和第三侧墙，所述介质层暴露出第二侧墙侧壁，所述介质层覆盖第三侧墙侧壁暴露出第三侧墙顶部表面。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成源漏凹槽顶部区后，形成源漏凹槽底部区。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽顶部区侧壁和源漏凹槽底部区侧壁的距离为30nm～45nm。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽顶部区之间的鳍部的尺寸与所述源漏凹槽底部区之间的鳍部的尺寸比例为1:1.1～1:1.3。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽底部区之间的鳍部的尺寸为20nm～40nm。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽顶部区之间的鳍部的尺寸为18nm～30nm。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽顶部区深度与源漏凹槽深度的比例为1:2～1:3。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏凹槽顶部区的深度为15nm～25nm。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述源漏掺杂层的形成工艺包括：外延生长工艺；在外延形成源漏掺杂层的过程中，还包括对所述源漏掺杂层进行原位掺杂，在源漏掺杂层内掺杂源漏离子。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，当所述栅极结构用于形成P型器件时，源漏掺杂层的材料包括掺杂有源漏离子的硅锗，所述源漏离子的导电类型为P型离子，所述源漏离子包括：硼离子、BF2 +离子或铟离子；当所述栅极结构用于形成N型器件时，源漏掺杂层的材料包括掺杂有源漏离子的硅，源漏离子的导电类型为N型离子，所述源漏离子包括：包括磷离子、砷离子或锑离子。
18.一种采用权利要求1至17任一项方法所形成的半导体器件，其特征在于，包括：
衬底；
位于衬底上的鳍部和栅极结构，栅极结构横跨鳍部，覆盖鳍部部分顶部表面和底部表面；
位于栅极结构两侧的鳍部内的源漏凹槽，所述源漏凹槽包括底部区和位于底部区上的顶部区，在沿鳍部延伸方向上，所述顶部区尺寸大于底部区尺寸，所述顶部区侧壁到栅极结构侧壁的最小距离小于底部区侧壁到栅极结构侧壁的最小距离；
位于源漏凹槽内的源漏掺杂层。
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