CN111354641B - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN111354641B CN111354641B CN201811570286.1A CN201811570286A CN111354641B CN 111354641 B CN111354641 B CN 111354641B CN 201811570286 A CN201811570286 A CN 201811570286A CN 111354641 B CN111354641 B CN 111354641B
- Authority
- CN
- China
- Prior art keywords
- forming
- groove
- dielectric layer
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000000463 material Substances 0.000 claims description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000000347 anisotropic wet etching Methods 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 169
- 238000002955 isolation Methods 0.000 description 19
- 230000003071 parasitic effect Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其形成方法，方法包括：提供衬底；形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；在所述第一沟槽和第二沟槽内形成插塞。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供衬底；形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；在所述第一沟槽和第二沟槽内形成插塞。(格式)
可选的，所述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。
可选的，所述第一距离为8nm～25nm。
可选的，所述第二沟槽的深度为15nm～40nm。
可选的，所述第一侧墙的形成方法包括：在第一沟槽内和介质层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙。
可选的，所述第一侧墙的厚度为3nm～6nm。
可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
可选的，形成所述插塞之前，还包括：在所述第二沟槽底部形成金属硅化物层。
可选的，所述插塞的材料为金属，所述金属包括：钨、钴、钛或镍。
可选的，所述第一沟槽顶部尺寸大于底部尺寸，所述第一沟槽侧壁与衬底表面呈钝角。
可选的，所述第二沟槽顶部尺寸大于底部尺寸，所述第二沟槽侧壁与衬底表面呈钝角。
可选的，所述第二沟槽的形成方法包括：以所述第一侧墙为掩膜，刻蚀第一沟槽底部的介质层，直至暴露出源漏掺杂层，在介质层内形成第二沟槽。
可选的，刻蚀所述第一沟槽底部的介质层的工艺包括：各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
可选的，所述插塞的形成方法包括：在所述第一沟槽和第二沟槽内、以及介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层表面，在所述第一沟槽和第二沟槽内形成所述插塞。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底；位于所述衬底上的栅极结构和位于栅极结构两侧的衬底内的源漏掺杂层；位于所述衬底上的介质层，所述介质层覆盖栅极结构和源漏掺杂层；位于所述源漏掺杂层上的介质层内的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；位于所述第一沟槽侧壁的第一侧墙，所述第一侧墙的介电常数高于介质层；位于介质层内的第二沟槽，所述第二沟道位于第一沟槽底部，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；位于所述第一沟槽和所述第二沟槽内的插塞。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，第一沟槽距离栅极结构较近，位于第一沟槽内的插塞与栅极结构之间需要更强的隔离效果，通过在第一沟槽侧壁形成第一侧墙，增强位于第一沟槽内的插塞与栅极结构之间的隔离。位于第一沟槽内的插塞与栅极结构之间的寄生电容为第一电容；位于第二沟槽内的插塞与栅极结构之间的寄生电容为第二电容。栅极结构与插塞之间的寄生电容为第一电容和第二电容之和，位于第一沟槽内的插塞与栅极结构之间仅通过介质层隔离，第二电容较小，栅极结构与插塞之间的寄生电容也较小，从而使得半导体器件的性能得到提升。
附图说明
图1是一种半导体器件形成过程的结构示意图；
图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
一种半导体器件，参考图1，图1是一种半导体器件的结构示意图，包括：衬底100，衬底100表面具有鳍部110和隔离层101，所述隔离层101覆盖部分鳍部110侧壁；横跨鳍部110的栅极结构120；位于栅极结构120两侧的鳍部110内的源漏掺杂层130；位于衬底上的介质层140，所述介质层140覆盖源漏掺杂层130顶部表面以及栅极结构120侧壁和顶部表面；位于介质层140内的导电结构150，所述导电结构150与所述源漏掺杂层130相连接，覆盖部分源漏掺杂层130顶部和侧壁表面；位于导电结构150侧壁的第一侧墙160。
上述实施例中，所述导电结构150的形成方法为，在所述介质层140内形成凹槽；在所述凹槽内形成导电结构150。采用刻蚀工艺形成所述凹槽，刻蚀工艺形成的凹槽顶部尺寸大于底部尺寸，且所述凹槽侧壁倾斜，则位于凹槽内的导电结构150自顶部至底部尺寸不断缩小。自栅极结构120顶部至底部，导电结构150的尺寸不断缩小，则栅极结构120与导电结构150之间的最小距离为栅极结构120顶部与导电结构150的距离，栅极结构120和导电结构150之间通过介质层隔离，为更好的隔离栅极结构120和导电结构，一种方法为在导电结构150侧壁形成第一侧墙160，所述第一侧墙的材料为氮化硅，所述介质层的材料为氧化硅，所述氮化硅的介电常数相对于氧化硅较高，隔离效果更佳。然而氮化硅的介电常数较高，导致栅极结构120与导电结构150之间的寄生电容较大，从而导致半导体器件形成较差。
本发明中，在介质层内形成第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通；在所述第一沟槽和第二沟槽内形成插塞，所述插塞与源漏掺杂层相连接。栅极结构与第一沟槽内的插塞之间通过介质层和第一侧墙隔离，隔离效果较好。栅极结构与第一沟槽内的插塞之间的寄生电容为第一电容；栅极结构与第二沟槽内的插塞之间的寄生电容为第二电容。栅极结构与插塞之间的寄生电容为第一电容和第二电容之和，栅极结构与第二沟槽内的插塞之间通过介质层隔离，第二电容较小，栅极结构与插塞之间的寄生电容也较小，所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例中半导体器件形成过程的结构示意图。
请参考图2，提供衬底200。
所述衬底200的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料，其中硅材料包括单晶硅、多晶硅或非晶硅。所述衬底200还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、锗化硅、砷化镓、铟镓砷等半导体材料。
本实施例中，所述衬底200的材料为单晶硅。
在所述衬底200上形成栅极结构220和源漏掺杂层240，所述源漏掺杂层240位于栅极结构220两侧。
本实施例中，还包括：在所述衬底200上形成鳍部210，所述栅极结构220横跨鳍部210，且覆盖鳍部210部分顶部和侧壁表面；所述源漏掺杂层240位于栅极结构220两侧的鳍部210内。
本实施例中，所述鳍部210通过图形化所述衬底200而形成。在其它实施例中，可以是：在所述衬底200上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
本实施例中，鳍部210的材料为单晶硅。在其它实施例中，鳍部210的材料为单晶锗硅或者其它半导体材料。
本实施例中，还包括：在所述衬底200上形成隔离层201，所述隔离层201覆盖鳍部210的部分侧壁表面。所述隔离层201的材料包括氧化硅。
本实施例中，所述栅极结构220包括栅介质层和位于栅介质层上的栅极层。所述栅介质层的材料为高K(K大于3.9)介质材料，所述栅极层的材料为金属，如钨。
栅极结构220的顶部具有栅极保护层。
本实施例中，还包括在所述栅极结构220侧壁形成侧墙230，所述侧墙230保护栅极结构220。
在所述衬底200上形成第一介质层250，所述第一介质层250覆盖栅极结构220侧壁和源漏掺杂层240顶部表面。
所述栅极结构220的形成方法包括：在衬底200上形成伪栅极结构，所述伪栅极结构横跨鳍部210，覆盖鳍部210部分侧壁和顶部表面；形成覆盖衬底200、鳍部210顶部和侧壁以及伪栅极结构侧壁的第一介质层250，所述第一介质层250顶部表面与伪栅极结构顶部表面齐平；形成第一介质层250后，去除伪栅极结构，在第一介质层250内形成栅开口；在所述栅开口内形成所述栅极结构220。
本实施例中，形成第一介质层250之前，还包括：在伪栅极结构两侧的鳍部210内形成源漏掺杂层240。
所述源漏掺杂层240的形成工艺包括：外延工艺或离子注入工艺。
本实施例中，所述源漏掺杂层240的形成工艺为外延工艺。
所述源漏掺杂层240的形成方法包括：在伪栅极结构两侧的鳍部210内形成第一凹槽；在所述第一凹槽内外延形成所述源漏掺杂层240。
在一实施例中，所述源漏掺杂层采用离子注入工艺而形成。对伪栅极结构两侧的鳍部进行离子注入，形成源漏掺杂层。
本实施例中，所述源漏掺杂层240顶部具有保护层，所述保护层在形成其他不同类型源漏掺杂层时保护源漏掺杂层240。
所述保护层的材料与介质层的材料不同。所述保护层的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述保护层的材料为氮化硅。介质层的材料为氧化硅，氮化硅相对于氧化硅具有很好的刻蚀选择比，在后续刻蚀介质层时，能够保证去除氧化硅的同时，对氮化硅的刻蚀较少，能很好的保护源漏掺杂层。
所述源漏掺杂层240具有源漏离子。
当所述半导体器件的类型为N型时，源漏离子的导电类型为N型，如磷离子；当所述半导体器件的类型为P型时，源漏离子的导电类型为P型，如硼离子。
所述第一介质层250的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
本实施例中，所述第一介质层250的材料为氧化硅。
请参考图3，在所述栅极结构220和第一介质层250顶部表面形成第二介质层260。
本实施例中，所述介质层包括第一介质层250和第二介质层260，所述第一介质层250覆盖栅极结构220侧壁和源漏掺杂层240顶部，所述第二介质层260覆盖栅极结构220顶部表面。
所述第二介质层260实现层间隔离。
所述第二介质层260的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
本实施例中，所述第二介质层260的材料为氧化硅。
所述第二介质层260的形成工艺包括：化学气相沉积工艺，物理气相沉积工艺或原子层沉积工艺。
请参考图4，在介质层内形成位于源漏掺杂层240上的第一沟槽202，所述第一沟槽202底部表面低于栅极结构220顶部表面。
形成所述第一沟槽202的方法包括：在所述第二介质层260表面形成图形层(未图示)，所述图形层暴露出部分第二介质层260；以所述图形层为掩膜，刻蚀第二介质层260和第一介质层250，在介质层内形成所述第一沟槽202。
本实施例中，所述第一沟槽202顶部尺寸大于底部尺寸，且第一沟槽侧墙倾斜。则位于第一沟槽202内的插塞自上至下，尺寸不断缩小。
所述第一沟槽202底部表面距离栅极结构220顶部表面的距离为第一距离。所述第一距离为8nm～25nm。
后续会在所述第一沟槽202侧壁形成第一侧墙203，在第一沟槽202内形成插塞，位于第一沟槽202内的插塞与栅极结构220之间通过介质层250和第一侧墙203隔离，第一侧墙203的介电常数高于介质层，隔离效果较好。
第一距离过大，改善栅极结构220与插塞之间寄生电容效果有限；第一距离过小，则栅极结构220顶部与插塞之间隔离效果有限。
参考图5，在所述第一沟槽202侧壁形成第一侧墙203，所述第一侧墙203的介电常数高于介质层。
所述第一侧墙203用于隔离栅极结构和后续形成的插塞。
所述第一侧墙203的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
所述第一侧墙203的形成方法包括：在所述第一沟槽202内和介质层上形成第一侧墙材料层(未图示)；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙203。
本实施例中，在所述第一沟槽202内和第二介质层260上形成第一侧墙材料层。
本实施例中，所述第一侧墙203的材料为氮化硅。
所述第一侧墙203的材料为氮化硅，所述介质层的材料为氧化硅，后续会在第一沟槽202内形成插塞，位于第一沟槽202内的插塞与栅极结构220之间通过第一侧墙203和介质层隔离，氮化硅的介电常数相对于氧化硅较高，隔离效果更佳。
所述第一侧墙203的厚度为3nm～6nm。
所述第一侧墙203厚度较薄，则栅极结构220与插塞271之间的隔离效果有限；所述第一侧墙203厚度较厚，则相应的后续形成的插塞尺寸较小，插塞与源漏掺杂层240之间的寄生电阻增大，使得半导体器件的性能不佳。
参考图6，形成第一侧墙203后，在所述第一沟槽202底部的介质层内形成第二沟槽270，且所述第一沟槽202和第二沟槽270贯通，所述第二沟槽270暴露出源漏掺杂层240。
所述第二沟槽270的形成方法包括：以所述第一侧墙203为掩膜，刻蚀第一沟槽202底部的介质层，直至暴露出源漏掺杂层240，在介质层内形成所述第二沟槽270。
所述第二沟槽270顶部尺寸大于底部尺寸，且第二沟槽270侧墙倾斜。则位于第二沟槽270内的插塞自上之下，尺寸不断缩小。
所述第一沟槽202底部表面距离栅极结构220顶部表面的距离为第一距离；所述第一距离与第二沟槽270的深度比为1:1.5～1:2.5。
所述第二沟槽270的深度为15nm～40nm。
所述第二沟槽270的深度较深，栅极结构220与插塞271之间隔离效果不佳。所述第二沟槽270的深度较浅，则栅极结构220与插塞271之间的寄生电容较大，改善半导体器件的寄生电容的效果有限。
本实施例中，所述第二沟槽270的形成方法包括：在所述第二介质层260和第一侧墙203表面形成掩膜层(未图示)，所述掩膜层暴露出第一沟槽202底部表面；以所述掩膜层和第一侧墙203为掩膜，刻蚀所述第一沟槽202底部的第一介质层250，直至暴露出源漏掺杂层240，在第一介质层250内形成所述第二沟槽270。
刻蚀所述第一沟槽202底部的第一介质层250的工艺包括：各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
本实施例中，刻蚀所述第一沟槽202底部的第一介质层250的工艺为干法刻蚀工艺。
参考图7，在所述第一沟槽202和第二沟槽270内形成插塞271。
所述插塞271顶部表面与第二介质层260顶部表面齐平。
形成所述插塞271之前，还包括：在所述第二沟槽270底部形成金属硅化物层(未图示)。所述金属硅化层用于减小插塞271与源漏掺杂层240之间的接触电阻。
形成所述金属硅化物层的方法包括：在所述第二沟槽270侧壁和底部形成金属层；形成金属层后，对所述金属层和源漏掺杂层240进行退火处理，在所述第二沟槽270暴露出的源漏掺杂层240表面形成金属硅化物层。
所述插塞271的材料为金属，如钨、钴、钛或镍。
本实施例中，所述插塞271的材料为钨。
形成所述插塞271的方法包括：在所述第一沟槽202和第二沟槽270内、以及第二介质层260表面形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出第二介质层260表面，在所述第一沟槽202和第二沟槽270内形成所述插塞271。
形成插塞材料层的为沉积工艺，如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
位于第一沟槽202内的插塞271与栅极结构220之间的寄生电容为第一电容；位于第二沟槽270内的插塞271与栅极结构之间的寄生电容为第二电容。栅极结构220与插塞271之间的寄生电容为第一电容和第二电容之和，位于第二沟槽270内的插塞271与栅极结构之间仅通过介质层隔离，则第二电容较小，栅极结构220与插塞271之间的寄生电容也较小，从而使得半导体器件的性能得到提升。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，参考图7，包括：衬底200；位于所述衬底200上的栅极结构220和位于栅极结构220两侧衬底200内的源漏掺杂层240；位于所述衬底200上的介质层，所述介质层覆盖栅极结构220和源漏掺杂层240；位于所述栅极结构220两侧介质层内的第一沟槽，所述第一沟槽底部表面低于栅极结构220顶部表面；位于所述第一沟槽侧壁的第一侧墙203；位于介质层内的第二沟槽，所述第二沟道位于第一沟槽底部，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层240；位于所述第一沟槽和所述第二沟槽内的插塞271。
所述衬底200参照前述实施例的内容，不再详述。
所述栅极结构220的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层240的材料和位置参考前述实施例的内容，不再详述。
所述插塞271的材料、结构和位置参考前述实施例的内容，不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底；
形成位于衬底上的栅极结构和位于栅极结构两侧衬底内的源漏掺杂层；
在所述衬底上形成介质层，所述介质层覆盖栅极结构和源漏掺杂层；
在介质层内形成位于源漏掺杂层上的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；
在所述第一沟槽侧壁形成第一侧墙，所述第一侧墙的介电常数高于介质层；形成第一侧墙后，在所述第一沟槽底部介质层内形成第二沟槽，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；
在所述第一沟槽和第二沟槽内形成插塞；
所述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一距离为8nm～25nm。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二沟槽的深度为15nm～40nm。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的形成方法包括：在第一沟槽内和介质层上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出介质层顶部表面，形成所述第一侧墙。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的厚度为3nm～6nm。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一侧墙的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述插塞之前，还包括：在所述第二沟槽底部形成金属硅化物层。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述插塞的材料为金属，所述金属包括：钨、钴、钛或镍。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一沟槽顶部尺寸大于底部尺寸，所述第一沟槽侧壁与衬底表面呈钝角。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二沟槽顶部尺寸大于底部尺寸，所述第二沟槽侧壁与衬底表面呈钝角。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二沟槽的形成方法包括：以所述第一侧墙为掩膜，刻蚀第一沟槽底部的介质层，直至暴露出源漏掺杂层，在介质层内形成第二沟槽。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，刻蚀所述第一沟槽底部的介质层的工艺包括：各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述插塞的形成方法包括：在所述第一沟槽和第二沟槽内、以及介质层表面形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层表面，在所述第一沟槽和第二沟槽内形成所述插塞。
14.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的栅极结构和位于栅极结构两侧的衬底内的源漏掺杂层；
位于所述衬底上的介质层，所述介质层覆盖栅极结构和源漏掺杂层；
位于所述源漏掺杂层上的介质层内的第一沟槽，所述第一沟槽底部表面低于栅极结构顶部表面；
位于所述第一沟槽侧壁的第一侧墙，所述第一侧墙的介电常数高于介质层；位于介质层内的第二沟槽，所述第二沟槽位于第一沟槽底部，且所述第一沟槽和第二沟槽贯通，所述第二沟槽暴露出源漏掺杂层；
位于所述第一沟槽和所述第二沟槽内的插塞；
述第一沟槽底部表面距离栅极结构顶部表面的距离为第一距离；所述第一距离与第二沟槽的深度比为1:1.5～1:2.5。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一沟槽顶部尺寸大于底部尺寸，所述第一沟槽侧壁与衬底表面呈钝角。
16.根据权利要求14所述的半导体器件，其特征在于，所述第二沟槽顶部尺寸大于底部尺寸，所述第二沟槽侧壁与衬底表面呈钝角。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811570286.1A CN111354641B (zh) | 2018-12-21 | 2018-12-21 | 半导体器件及其形成方法 |
| US16/601,750 US20200203218A1 (en) | 2018-12-21 | 2019-10-15 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811570286.1A CN111354641B (zh) | 2018-12-21 | 2018-12-21 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111354641A CN111354641A (zh) | 2020-06-30 |
| CN111354641B true CN111354641B (zh) | 2023-10-20 |
Family
ID=71099526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811570286.1A Active CN111354641B (zh) | 2018-12-21 | 2018-12-21 | 半导体器件及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20200203218A1 (zh) |
| CN (1) | CN111354641B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113903807B (zh) * | 2020-07-06 | 2024-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11646377B2 (en) * | 2020-08-21 | 2023-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacture |
| CN115224118B (zh) * | 2021-04-21 | 2024-05-03 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9385030B2 (en) * | 2014-04-30 | 2016-07-05 | Globalfoundries Inc. | Spacer to prevent source-drain contact encroachment |
| US20160358857A1 (en) * | 2015-06-08 | 2016-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US10833017B2 (en) * | 2016-09-13 | 2020-11-10 | Qualcomm Incorporated | Contact for semiconductor device |
-
2018
- 2018-12-21 CN CN201811570286.1A patent/CN111354641B/zh active Active
-
2019
- 2019-10-15 US US16/601,750 patent/US20200203218A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN111354641A (zh) | 2020-06-30 |
| US20200203218A1 (en) | 2020-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110797262B (zh) | 半导体器件及其形成方法 | |
| CN111354641B (zh) | 半导体器件及其形成方法 | |
| CN111180513A (zh) | 半导体器件及其形成方法 | |
| CN109979986B (zh) | 半导体器件及其形成方法 | |
| CN113314605B (zh) | 半导体结构及半导体结构的形成方法 | |
| CN112951765B (zh) | 半导体结构及其形成方法 | |
| CN110875184B (zh) | 半导体器件及其形成方法 | |
| CN111508898B (zh) | 半导体器件及其形成方法 | |
| CN110164968B (zh) | 半导体器件及其形成方法 | |
| CN109599366B (zh) | 半导体器件及其形成方法 | |
| CN110875183B (zh) | 半导体器件及其形成方法 | |
| CN110534432B (zh) | 半导体器件及其形成方法 | |
| CN111200011B (zh) | 半导体器件及其形成方法 | |
| CN111128731A (zh) | 半导体器件及其形成方法 | |
| CN113113486B (zh) | 半导体器件及其形成方法 | |
| CN111276442B (zh) | 半导体结构及其形成方法 | |
| CN111384172B (zh) | 半导体器件及其形成方法 | |
| CN110957219B (zh) | 半导体器件及其形成方法 | |
| CN112397389B (zh) | 半导体器件及其形成方法 | |
| CN113823692B (zh) | 半导体结构及其形成方法 | |
| CN113113485B (zh) | 半导体器件及其形成方法 | |
| CN112951725B (zh) | 半导体结构及其形成方法 | |
| CN113745113B (zh) | 半导体器件及其形成方法 | |
| CN111128880B (zh) | 半导体结构及其形成方法 | |
| CN109273528B (zh) | 半导体器件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |