CN111799274A - 一种半导体器件及其制作方法 - Google Patents

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CN111799274A CN202010558856.6A CN202010558856A CN111799274A CN 111799274 A CN111799274 A CN 111799274A CN 202010558856 A CN202010558856 A CN 202010558856A CN 111799274 A CN111799274 A CN 111799274A
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陆聪
郭芳芳
李伟
卢绍祥
曾森茂
吴振国
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Abstract

本申请公开了一种半导体器件及其制作方法，所述半导体器件包括衬底、形成于所述衬底上的堆叠层、在垂直于所述衬底的方向上贯穿所述堆叠层的栅极缝隙、以及形成于所述栅极缝隙内的阵列共源极；所述堆叠层包括多个交替堆叠的栅极导体层与层间绝缘层；所述阵列共源极包括位于所述栅极缝隙的侧壁和底部的源极导电层、位于所述栅极缝隙内且被所述源极导电层围绕的应力调节层、以及位于所述栅极缝隙内且位于所述应力调节层上并与所述源极导电层电连接的源极连接部。本申请采用成本较低且应力系数较小的材料制作应力调节层以填充阵列共源极，可以有效的控制器件制作成本和器件的内部应力。

Description

一种半导体器件及其制作方法
技术领域
本申请涉及半导体器件及其制造技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器件。在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为阵列存储区、边缘区域为台阶结构，阵列存储区用于形成存储单元串，堆叠层中的导电层作为每一层存储单元的栅线，栅线通过台阶上的接触结构引出，从而实现堆叠式的3D NAND存储器件。
3D NAND存储器还包括贯穿堆叠层的栅线缝隙(gate line slit)以及设置在栅线缝隙中的阵列共源极(array common source，ACS)。为了控制器件制作成本和器件的内部应力，阵列共源极通常使用钨和多晶硅(poly)填充，但是，随着3D存储器件堆叠层的层数增加，采用钨和多晶硅填充无法有效的控制器件制作成本和器件的内部应力。
发明内容
本申请提供一种半导体器件及其制作方法，采用成本更低且应力系数更小的材料作为应力调节层来填充阵列共源极，可以有效的控制器件制作成本和器件的内部应力。
本申请提供半导体器件，包括：
衬底；
堆叠层，形成于所述衬底上，包括多个交替堆叠的栅极导体层与层间绝缘层；
栅极缝隙，在垂直于所述衬底的方向上贯穿所述堆叠层，且具有侧壁和底部；
阵列共源极，形成于所述栅极缝隙内，且包括：
源极导电层，位于所述栅极缝隙的侧壁和底部；
应力调节层，位于所述栅极缝隙内且被所述源极导电层围绕；
源极连接部，位于所述栅极缝隙内且位于所述应力调节层上，且与所述源极导电层电连接。
可选的，所述应力调节层的材料至少包括自旋对碳和二氧化硅中的一种。
可选的，所述应力调节层包括依次设置在所述栅极缝隙内的第一填充层和第二填充层；
所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种。
可选的，所述应力调节层包括依次设置在所述栅极缝隙内的第一填充层、第二填充层和第三填充层；
所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种；所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种；所述第三填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层和所述第二填充层的材料不同的一种。
可选的，所述衬底包括与所述栅极缝隙对应设置的源极掺杂区，位于所述栅极缝隙的底部的所述源极导电层与所述源极掺杂区电连接；所述源极掺杂区包括P型掺杂区和N型掺杂区中的任意一种。
可选的，所述源极导电层的材料包括钛和氮化钛中的至少一种。
可选的，所述源极连接部的材料为金属钨。
本申请还提供一种半导体器件的制作方法，包括以下步骤：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括多个交替堆叠的栅极层与层间绝缘层；
在垂直于所述衬底的方向上形成贯穿所述堆叠层的栅极缝隙，所述栅极缝隙具有侧壁和底部；
在所述栅极缝隙的侧壁和底部形成源极导电层；
在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层；以及
在所述栅极缝隙内形成位于所述应力调节层上且与所述源极导电层电连接的源极连接部。
可选的，所述应力调节层的材料至少包括自旋对碳和二氧化硅中的一种。
可选的，所述应力调节层包括第一填充层和第二填充层；
所述在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层，包括以下步骤：
在形成有所述源极导电层的所述栅极缝隙内依次填充第一填充层和第二填充层；其中，所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种。
可选的，所述应力调节层包括第一填充层、第二填充层和第三填充层；
所述在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层，包括以下步骤：
在形成有所述源极导电层的所述栅极缝隙内依次填充第一填充层、第二填充层和第三填充层；其中，所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种，所述第三填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层和所述第二填充层的材料不同的一种。
可选的，所述衬底包括与所述栅极缝隙对应设置的源极掺杂区，位于所述栅极缝隙的底部的所述源极导电层与所述源极掺杂区电连接；所述源极掺杂区包括P型掺杂区和N型掺杂区中的任意一种。
可选的，所述源极导电层的材料包括钛和氮化钛中的至少一种。
可选的，所述源极连接部的材料为金属钨。
本申请提供的一种半导体器件及其制作方法中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，在制作阵列共源极时采用自旋对碳和二氧化硅中的至少一种来替代部分或全部多晶硅作为应力调节层，可以有效的降低半导体器件的制作成本和内部应力大小；并且，当采用自旋对碳、二氧化硅和多晶硅中的至少两种不同应力系数的材料制作应力调节层时，可以调整多种填充材料的填充比例，从而精确的调节应力大小，有效的控制了器件的内部应力大小，解决了堆叠层的层数增多引起的器件内部应力和器件成本不可控的问题。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例一提供的一种半导体器件的部分结构的截面示意图。
图2为本申请实施例二和实施例三提供的一种半导体器件的部分结构的截面示意图。
图3为本申请实施例四提供的一种半导体器件的部分结构的截面示意图。
图4为本申请实施例五提供的一种半导体器件的制作方法的流程示意图。
图5为本申请实施例五提供的一种半导体器件的制作方法中形成栅极缝隙的结构示意图。
图6为本申请实施例五提供的一种半导体器件的制作方法中形成源极导电层的结构示意图。
图7为本申请实施例五提供的一种半导体器件的制作方法中形成应力调节层的结构示意图。
图8为本申请实施例五提供的一种半导体器件的制作方法中形成源极连接部的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在NAND结构的3D存储器件中，采用堆叠层提供选择晶体管和存储晶体管的栅极导体，采用贯穿堆叠层的阵列共源极(Array common source)实现存储单元串的源极互连。阵列共源极通过在贯穿堆叠层的栅极缝隙中填充金属材料(例如，金属钨)形成，由于金属材料的应力系数较大且成本较高，不利于控制器件制作成本和器件的内部应力。为了改善这一问题，可以在栅极缝隙中填充成本较小且应力系数较小的多晶硅以及包围多晶硅的金属材料，在不影响实现存储单元串的源极互连的前提下，可以避免在栅极缝隙中完全填充成本较大且应力系数较大的金属材料，从而避免晶圆由于应力而导致的弯曲，以提高了器件的性能，且填充多晶硅可以减少成本较高的金属材料的使用量，有利于控制器件制作成本。
然而，随着3D NAND存储技术的发展，存储器件中的堆叠层的层数越来越多，导致阵列共源极的厚度越来越大，在栅极缝隙中填充多晶硅和金属材料不足以有效的控制器件的内部应力，且器件制作成本会超出预算。
为了解决上述问题，本发明提出了进一步改进的半导体器件以及其制作方法。
实施例一
如图1所示，本申请实施例提供了一种半导体器件1，例如3D NAND存储器件；半导体器件1包括衬底2、位于衬底2上的堆叠层3、在垂直于衬底2的方向上贯穿堆叠层3且具有侧壁和底部的栅极缝隙4、以及形成于栅极缝隙4内的阵列共源极5。
衬底2为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。当然，衬底2还可以为包括其它元素半导体或化合物半导体的衬底2，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以包括其它外延结构，例如SGOI(绝缘体上锗硅)等。
堆叠层3可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multipledeck)依次层叠形成；堆叠层3具体包括多个交替堆叠的栅极导体层6与层间绝缘层7，栅极导体层6的材料包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层7的材料包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
堆叠层3用于在其中形成垂直于衬底2的存储单元串8，存储单元串8为沿垂直于衬底2的依次连接的存储器件，且每一层栅极导体层6与存储单元串8中相对应的存储区构成一个存储单元，堆叠层3中的栅极导体层6与层间绝缘层7的层数越多，形成的存储单元越多，器件的集成度越高。
具体的，存储单元串8位于沟道孔9中，且包括依次形成于沟道孔9中的存储功能层10和沟道层11；其中，沟道孔9贯穿堆叠层3至衬底2，沟道层11形成于存储功能层10的侧壁以及沟道孔9的底部上，且与外延结构18接触，沟道层11之间还可以形成有绝缘材料的填充物12。存储功能层10包括依次形成于沟道孔9中的阻挡层、电荷存储层和隧穿(Tunneling)层(图中未示出)；其中，阻挡层的材料包括氧化物，例如氧化硅；电荷存储层的材料包括含量子点或纳米晶体的绝缘层，例如含金属或半导体的微粒的氮化硅；遂穿层的材料包括氧化物，例如氧化硅。
栅极缝隙4在垂直于衬底2的方向上贯穿堆叠层3，将堆叠层3分割为不同的存储区域；阵列共源极5形成在栅极缝隙4内以实现存储单元串8的源极互连。具体的，衬底2上包括源极掺杂区17，作为存储功能串8的源极区；源极掺杂区17对应于栅极缝隙4设置；源极掺杂区17可以通过重掺杂来形成，具体包括P型掺杂或N型掺杂，也就是说源极掺杂区17包括P型掺杂区和N型掺杂区中的任意一种。
阵列共源极5包括位于栅极缝隙4的侧壁和底部的源极导电层13、位于栅极缝隙4内且被源极导电层13围绕的应力调节层14、以及位于栅极缝隙4内且位于应力调节层14上且与源极导电层13电连接的源极连接部15。其中，源极连接部15的材料包括金属钨，源极导电层13的材料包括钛和氮化钛中的至少一种，位于栅极缝隙4的底部的源极导电层13与源极掺杂区17电连接，源极连接部15通过源极导电层13与源极掺杂区17电连接，从而将源极外引以实现阵列共源极；应力调节层14的材料为自旋对碳(SoC)和二氧化硅中的任意一种，其中，自旋对碳(SoC)和二氧化硅的成本较多晶硅小，且应力系数较多晶硅小。
具体的，应力调节层14用于调节器件的内部应力，具体调节栅极缝隙4内形成的阵列共源极5的应力，例如减小应力，当然，也可以增大应力，具体取决于应力调节层14的材料类型以及材料配比；需要说明的是，本申请实施例中应力调节层14的功能是用于减小阵列共源极5的内部应力和制作成本。
具体的，应力调节层14和源极连接部15靠近栅极缝隙4的侧壁的一侧均被源极导电层13围绕设置，也就是说，应力调节层14和源极连接部15填充在源极导电层13形成的缝隙中。当然，在其他实施例中，源极导电层13与应力调节层14或者源极连接部15之间还可以填充其他有助于电连接稳定性以及有助于减小成本和内部应力的填充材料。
具体的，阵列共源极5与堆叠层3中的栅极导体层6之间还设有隔离层16，例如，隔离层16设置在源极导电层13和栅极导体层6之间，用以避免阵列共源极5与栅极导体层6短接，隔离层16的材料包括氧化硅；隔离层16可以仅对应栅极导体层6设置，也可以整层形成在源极导电层13和栅极缝隙4之间，还可以整层设置在栅极缝隙4与堆叠层3之间。
本实施例中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，采用自旋对碳和二氧化硅中的任意一种来替代全部的多晶硅作为阵列共源极5的应力调节层14，可以有效的降低半导体器件1的制作成本和内部应力大小，解决了堆叠层3的层数增多引起的器件内部应力和器件成本不可控的问题。
实施例二
如图2所示，本申请还提供了一种半导体器件1，与上述实施例一不同的在于，应力调节层14包括依次设置在栅极缝隙4内的第一填充层19和第二填充层20；第一填充层19的材料包括自旋对碳和二氧化硅中的任意一种，第二填充层20的材料为多晶硅。
具体的，第一填充层19的材料为自旋对碳，第二填充层20的材料为多晶硅；或者，第一填充层19的材料为二氧化硅，第二填充层20的材料为多晶硅。第一填充层19和第二填充层20的填充比例可以根据应力大小的需要进行调整。
需要说明的是，在其他实施方式中，第一填充层的材料和第二填充层的材料可以互换，具体由器件内部应力大小需求来设置。
本实施例中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，采用自旋对碳或者二氧化硅来替代部分的多晶硅作为阵列共源极5的应力调节层14，可以有效的降低半导体器件1的制作成本和应力大小；并且，当采用自旋对碳或二氧化硅与多晶硅组合制作应力调节层14时，可以调整第一填充层19和第二填充层20的填充比例，从而精确的调节应力大小，有效的控制了器件的内部应力大小，解决了堆叠层3的层数增多引起的器件内部应力和器件成本不可控的问题。
实施例三
如图2所示，本申请还提供了一种半导体器件，与上述实施例二不同的在于，第二填充层20的材料包括自旋对碳和二氧化硅中与第一填充层19的材料不同的一种。
具体的，第一填充层19的材料为自旋对碳，第二填充层20的材料为二氧化硅；或者，第一填充层19的材料为二氧化硅，第二填充层20的材料为自旋对碳。
本实施例中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，采用自旋对碳和二氧化硅来替代全部的多晶硅作为阵列共源极5的应力调节层14，可以进一步有效的降低半导体器件1的制作成本和应力大小；并且，当采用自旋对碳和二氧化硅两种不同应力系数的材料制作应力调节层14时，可以调整自旋对碳和二氧化硅的填充比例，从而精确的调节应力大小，有效的控制了器件的内部应力大小，解决了堆叠层3的层数增多引起的器件内部应力和器件成本不可控的问题。
实施例四
如图3所示，本申请还提供了一种半导体器件1，与上述实施例不同的在于，应力调节层14包括依次设置在栅极缝隙4内的第一填充层19、第二填充层20和第三填充层21；其中，第一填充层19的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，第二填充层20的材料包括自旋对碳、二氧化硅和多晶硅中与第一填充层19的材料不同的一种，第三填充层21的材料包括自旋对碳、二氧化硅和多晶硅中与第一填充层19和第二填充层20的材料不同的一种；例如，在一实施方式中，第一填充层19的材料为自旋对碳，第二填充层20的材料为二氧化硅，第三填充层21为多晶硅；在另一实施方式中，第一填充层19的材料为二氧化硅，第二填充层20的材料为自旋对碳，第三填充层21为多晶硅。
本实施例中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，采用自旋对碳和二氧化硅中来替代部分多晶硅作为阵列共源极5的应力调节层14，可以有效的降低半导体器件1的制作成本和应力大小；并且，采用自旋对碳、二氧化硅和多晶硅三种不同应力系数的材料制作应力调节层14时，可以调整自旋对碳、二氧化硅和多晶硅的填充比例，从而进一步精确的调节应力大小，进一步有效的控制了器件的内部应力大小，解决了堆叠层3的层数增多引起的器件内部应力和器件成本不可控的问题。
实施例五
如图4所示，本申请实施例提供了一种半导体器件1的制作方法，包括步骤S401至步骤S406。
步骤S401：提供衬底。
具体的，衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。当然，衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以包括其它外延结构，例如SGOI(绝缘体上锗硅)等。
步骤S402：在衬底上形成堆叠层，堆叠层包括多个交替堆叠的栅极层与层间绝缘层。
具体的，堆叠层可以由单个堆叠(Single deck)来形成，也可以由多个子堆叠(Multiple deck)依次层叠形成；如图5所示，堆叠层3具体包括多个交替堆叠的栅极层6与层间绝缘层7；堆叠层3可以采用后栅工艺形成，即先在衬底2上形成多个交替堆叠的牺牲层与层间绝缘层7，然后，在后续形成栅极缝隙之后，通过栅极缝隙将牺牲层替换为栅极导体层。具体的，牺牲层的材料包括氮化硅，栅极导体层的材料包括但不限于钨、钴、铜、铝、掺杂硅或掺杂硅化物，层间绝缘层7的材料包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。需要说明的是，为方便叙述，将牺牲层与后栅工艺形成的栅极导体层统称为栅极层6，且图中栅极层与栅极导体层也采用相同标号。
堆叠层3形成后，可以在堆叠层3中形成贯穿堆叠层3且与衬底2垂直设置的多个沟道孔9，并在每个沟道孔9的底部形成外延结构18，外延结构18还可以延伸至衬底2中；然后，在每个沟道孔9内形成与外延结构18接触的存储单元串8；存储单元串8为沿垂直于衬底2的依次连接的存储器件，且每一层栅极层6与存储单元串8中相对应的存储区构成一个存储单元，堆叠层3中的栅极层6与层间绝缘层7的层数越多，形成的存储单元越多，器件的集成度越高。
具体的，存储单元串8包括依次形成于沟道孔9中的存储功能层10和沟道层11；其中，沟道层11形成于存储功能层10的侧壁以及沟道孔9的底部上，且与外延结构18接触，沟道层11之间还可以形成有绝缘材料的填充物12。存储功能层10包括依次形成于沟道孔9中的阻挡层、电荷存储层和隧穿(Tunneling)层；其中，阻挡层的材料包括氧化物，例如氧化硅；电荷存储层的材料包括含量子点或纳米晶体的绝缘层，例如含金属或半导体的微粒的氮化硅；遂穿层的材料包括氧化物，例如氧化硅。外延结构18通过在衬底2上外延生长半导体材料形成，作为存储单元串8的下选通管器件的沟道，堆叠层3中的底层的栅极层6将作为下选通管器件的栅极。
步骤S403：在垂直于衬底的方向上形成贯穿堆叠层的栅极缝隙，栅极缝隙具有侧壁和底部。
具体的，如图5所示，栅极缝隙4在垂直于衬底2的方向上贯穿堆叠层3；栅极缝隙4将堆叠层3分割为不同的存储区域；栅极缝隙4用以形成阵列共源极以实现存储单元串8的源极互连，并且，栅极缝隙4还用于在后栅工艺中，将牺牲层替换为栅极导体层6。
具体的，如图5所示，衬底2上包括对应于栅极缝隙4设置的源极掺杂区17，作为存储单元串8的源极区；源极掺杂区17可以通过栅极缝隙4对衬底2进行重掺杂来形成，具体包括P型掺杂或N型掺杂；衬底2上包括外延结构18。
步骤S404：在栅极缝隙的侧壁和底部形成源极导电层。
具体的，如图6所示，源极导电层13形成在栅极缝隙4的侧壁和底部，且位于栅极缝隙4的底部的源极导电层13与源极掺杂区17电连接；源极导电层13的材料包括钛和氮化钛中的至少一种。在形成源极导电层13之前，还需要在栅极导体层6靠近栅极缝隙4的一侧设置隔离层16，用以避免阵列共源极与栅极导体层6短接；隔离层16可以仅对应栅极导体层6设置，也可以整层形成在源极导电层13和栅极缝隙4之间，还可以整层设置在栅极缝隙4与堆叠层3之间，本实施例中以隔离层16仅对应栅极导体层6设置为例说明。
步骤S405：在栅极缝隙内形成被源极导电层围绕的应力调节层。
具体的，应力调节层用于调节器件的内部应力，具体调节栅极缝隙内形成的阵列共源极的应力，例如减小应力，当然，也可以增大应力，具体取决于应力调节层的材料类型以及材料配比；需要说明的是，本申请实施例中应力调节层的功能是用于减小阵列共源极的内部应力和制作成本。
具体的，如图7所示，应力调节层14靠近栅极缝隙4的侧壁的一侧均被源极导电层13围绕，也就是说，应力调节层14的侧壁与源极导电层13贴合设置；当然，在其他实施例中，源极导电层13与应力调节层14之间还可以填充其他有助于电连接稳定性以及有助于减小成本和内部应力的填充材料。
具体的，应力调节层的材料至少包括自旋对碳和二氧化硅中的一种。
在一实施方式中，应力调节层14的材料为自旋对碳和二氧化硅中的任意一种，其中，自旋对碳和二氧化硅的成本较多晶硅小，且应力系数较多晶硅小，也就是说，本实施例采用自旋对碳或者二氧化硅完全取代示例性的填充在阵列共源极中的多晶硅，以减小器件制作成本和内部应力大小。
具体的，应力调节层14形成的过程包括先沉积再进行回刻蚀，以形成用于设置源极连接部的空间，附图中未示出应力调节层14沉积后的示意图，仅示出了回刻蚀后形成的应力调节层14。
在另一实施方式中，应力调节层包括第一填充层和第二填充层；步骤S405包括以下步骤：
在形成有源极导电层的栅极缝隙内依次填充第一填充层和第二填充层；其中，第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与第一填充层的材料不同的一种。
为了更有效的控制器件的制作成本和内部应力大小，第一填充层的材料可以采用自旋对碳和二氧化硅中的任意一种，且第二填充层的材料可以采用自旋对碳和二氧化硅中不同于第一填充层的一种；例如，第一填充层的材料为自旋对碳，第二填充层的材料为二氧化硅。
具体的，第一填充层和第二填充层的填充比例可以根据应力大小的需要进行调整。
在另一实施方式中，应力调节层包括第一填充层、第二填充层和第三填充层；步骤S405包括以下步骤：
在形成有源极导电层的栅极缝隙内依次填充第一填充层、第二填充层和第三填充层；其中，第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与第一填充层的材料不同的一种，第三填充层的材料包括自旋对碳、二氧化硅和多晶硅中与第一填充层和第二填充层的材料不同的一种。
例如，第一填充层的材料为自旋对碳，第二填充层的材料为二氧化硅，第三填充层的材料为多晶硅。
具体的，第一填充层、第二填充层和第三填充层的填充比例可以根据应力大小的需要进行调整。
步骤S406：在栅极缝隙内形成位于应力调节层上且与源极导电层电连接的源极连接部。
具体的，源极导电层、应力调节层和源极连接部构成阵列共源极。
具体的，如图8所示，源极连接部15靠近栅极缝隙4的侧壁的一侧被源极导电层13围绕，也就是说，源极连接部15的侧壁与源极导电层13贴合设置；源极连接部15的材料为金属钨。
具体的，源极连接部15形成的过程包括：在形成有应力调节层14的栅极缝隙4内以及堆叠层3的上表面(即堆叠层3远离衬底2的一侧)沉积源极连接部；然后对堆叠层3远离衬底2的一侧进行平坦化处理，例如化学机械抛光处理，以去除位于堆叠层3的上表面的源极连接部，形成位于栅极缝隙4内且与堆叠层3的上表面齐平的源极连接部15。需要说明的是，在栅极缝隙4的侧壁和底部形成源极导电层13时，源极导电层13也会沉积在堆叠层3的上表面，沉积在堆叠层3的上表面的源极导电层13可以在形成应力调节层14之前采用平坦化处理去除掉，或者在沉积源极连接部之后，与位于堆叠层3的上表面的源极连接部15一起去除，此处不做限制。
需要说明的是，附图5至8仅示出了制作实施例一提供的半导体器件时各步骤对应形成的结构示意图，可以理解的是，根据本申请实施例提供的制作方法还可以得到如图2至3所示的器件结构，即实施例二至实施例四提供的半导体器件。
具体的，本实施例制作得到的半导体器件1包括3D NAND存储器件。
本实施例中，由于自旋对碳和二氧化硅的成本比多晶硅的成本低，且应力系数比多晶硅小，在制作阵列共源极5时采用自旋对碳和二氧化硅中的至少一种来替代部分或全部多晶硅作为应力调节层14，可以有效的降低半导体器件1的制作成本和应力大小；并且，当采用自旋对碳、二氧化硅和多晶硅中的至少两种不同应力系数的材料制作应力调节层14时，可以调整多种材料的填充比例，从而精确的调节应力大小，有效的控制了器件的内部应力大小，解决了堆叠层3的层数增多引起的器件内部应力和器件成本不可控的问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种半导体器件及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底；
堆叠层，形成于所述衬底上，包括多个交替堆叠的栅极导体层与层间绝缘层；
栅极缝隙，在垂直于所述衬底的方向上贯穿所述堆叠层，且具有侧壁和底部；
阵列共源极，形成于所述栅极缝隙内，且包括：
源极导电层，位于所述栅极缝隙的侧壁和底部；
应力调节层，位于所述栅极缝隙内且被所述源极导电层围绕；
源极连接部，位于所述栅极缝隙内且位于所述应力调节层上，且与所述源极导电层电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述应力调节层的材料至少包括自旋对碳和二氧化硅中的一种。
3.如权利要求2所述的半导体器件，其特征在于，所述应力调节层包括依次设置在所述栅极缝隙内的第一填充层和第二填充层；
所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种。
4.如权利要求2所述的半导体器件，其特征在于，所述应力调节层包括依次设置在所述栅极缝隙内的第一填充层、第二填充层和第三填充层；
所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种；所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种；所述第三填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层和所述第二填充层的材料不同的一种。
5.如权利要求1所述的半导体器件，其特征在于，所述衬底包括与所述栅极缝隙对应设置的源极掺杂区，位于所述栅极缝隙的底部的所述源极导电层与所述源极掺杂区电连接；所述源极掺杂区包括P型掺杂区和N型掺杂区中的任意一种。
6.如权利要求1所述的半导体器件，其特征在于，所述源极导电层的材料包括钛和氮化钛中的至少一种。
7.如权利要求1所述的半导体器件，其特征在于，所述源极连接部的材料为金属钨。
8.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括多个交替堆叠的栅极层与层间绝缘层；
在垂直于所述衬底的方向上形成贯穿所述堆叠层的栅极缝隙，所述栅极缝隙具有侧壁和底部；
在所述栅极缝隙的侧壁和底部形成源极导电层；
在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层；以及
在所述栅极缝隙内形成位于所述应力调节层上且与所述源极导电层电连接的源极连接部。
9.如权利要求8所述的半导体器件的制作方法，其特征在于，所述应力调节层的材料至少包括自旋对碳和二氧化硅中的一种。
10.如权利要求9所述的半导体器件的制作方法，其特征在于，所述应力调节层包括第一填充层和第二填充层；
所述在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层，包括以下步骤：
在形成有所述源极导电层的所述栅极缝隙内依次填充第一填充层和第二填充层；其中，所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种。
11.如权利要求9所述的半导体器件的制作方法，其特征在于，所述应力调节层包括第一填充层、第二填充层和第三填充层；
所述在所述栅极缝隙内形成被所述源极导电层围绕的应力调节层，包括以下步骤：
在形成有所述源极导电层的所述栅极缝隙内依次填充第一填充层、第二填充层和第三填充层；其中，所述第一填充层的材料包括自旋对碳、二氧化硅和多晶硅中的任意一种，所述第二填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层的材料不同的一种，所述第三填充层的材料包括自旋对碳、二氧化硅和多晶硅中与所述第一填充层和所述第二填充层的材料不同的一种。
12.如权利要求8所述的半导体器件的制作方法，其特征在于，所述衬底包括与所述栅极缝隙对应设置的源极掺杂区，位于所述栅极缝隙的底部的所述源极导电层与所述源极掺杂区电连接；所述源极掺杂区包括P型掺杂区和N型掺杂区中的任意一种。
13.如权利要求8所述的半导体器件的制作方法，其特征在于，所述源极导电层的材料包括钛和氮化钛中的至少一种。
14.如权利要求8所述的半导体器件的制作方法，其特征在于，所述源极连接部的材料为金属钨。
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