CN114823699A - 三维存储器及其制备方法、存储系统、电子设备 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法、存储系统、电子设备。三维存储器的制备方法包括：形成叠层结构，并形成穿过所述叠层结构的沟道结构，其中所述沟道结构沿第一方向和第二方向分别呈多列和多行布置；形成分别与所述沟道结构的多列对应的、沿所述第一方向延伸的多个位线，其中多个所述位线分别与对应列的所述沟道结构的第一端电连接；以及形成分别与所述沟道结构的多行对应的、沿所述第二方向延伸的多个源极线，其中多个所述源极线分别与对应行的所述沟道结构的、与所述第一端相对的第二端电连接。

Description

三维存储器及其制备方法、存储系统、电子设备

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、存储系统、电子设备。

背景技术

随着市场对存储器存储密度要求的不断提高，二维存储器的关键尺寸的缩小已经达到了规模量产技术上的极限，为了进一步提高存储容量、降低成本，提出了三维结构的存储器。

在三维存储器中包括与沟道结构中的沟道层电连接的位线。在分区控制的三维存储器中，为保证每个位线连接一个存储单元串，需要增加位线的数量，这样相邻位线的密度会进一步增大，相邻位线之间的间隔变小。这不仅增加了制作工艺的难度，还增加了相邻位线之间的短路风险。

发明内容

本申请提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：形成叠层结构，并形成穿过所述叠层结构的沟道结构，其中所述沟道结构沿第一方向和第二方向分别呈多列和多行布置；形成分别与所述沟道结构的多列对应的、沿所述第一方向延伸的多个位线，其中多个所述位线分别与对应列的所述沟道结构的第一端电连接；以及形成分别与所述沟道结构的多行对应的、沿所述第二方向延伸的多个源极线，其中多个所述源极线分别与对应行的所述沟道结构的、与所述第一端相对的第二端电连接。

在一个实施方式中，通过向所述多个位线和所述多个源极线供电以寻址任一沟道结构。

在一个实施方式中，相邻两个所述位线之间的距离大于或等于相邻两列所述沟道结构之间的间隔距离；以及相邻两个所述源极线之间的距离大于或等于相邻两行所述沟道结构之间的间隔距离。

在一个实施方式中，所述第一方向和所述第二方向的夹角小于或等于90°。

在一个实施方式中，所述叠层结构形成在衬底上，其中，形成穿过所述叠层结构的沟道结构包括：形成穿过所述叠层结构并延伸至所述衬底的沟道孔；在所述沟道孔内形成外延层；以及在所述外延层上形成沟道结构，其中所述沟道结构包括功能层和沟道层。

在一个实施方式中，所述位线和所述源极线分别与所述沟道层的第一端和第二端电连接，其中，所述沟道层的第一端远离所述衬底，所述沟道层的第二端靠近所述衬底。

在一个实施方式中，在每行所述沟道层的第二端形成沿第二方向延伸的源极线包括：去除所述衬底、所述外延层以及所述功能层的至少一部分以暴露所述沟道层的第二端；以及在每行所述沟道层的第二端形成沿第二方向延伸的源极线。

在一个实施方式中，所述方法还包括：对所述沟道层的第二端进行掺杂。

在一个实施方式中，所述方法还包括：在所述沟道层的第二端形成导电层，并对所述导电层进行平坦化处理；以及在所述导电层上形成沿所述第二方向延伸的源极线。

在一个实施方式中，形成叠层结构包括：在衬底上交替堆叠绝缘层和牺牲层以形成所述叠层结构。

在一个实施方式中，所述方法还包括：处理所述绝缘层和所述牺牲层以形成多个阶梯台阶，其中，所述牺牲层的一部分作为所述阶梯台阶的上表面被暴露；形成穿过所述叠层结构的通孔和穿过所述阶梯台阶的虚拟沟道结构；以及经由所述通孔将所述牺牲层置换为栅极层。

在一个实施方式中，所述方法还包括：在所述栅极层被暴露的部分的表面形成与所述栅极层连接的字线接触。

在一个实施方式中，所述方法还包括：所述叠层结构远离所述衬底的一侧连接外围电路芯片，其中，所述外围电路芯片包括外围电路。

本申请另一方面提供了一种三维存储器，包括：堆叠结构；沟道结构，穿过所述堆叠结构，其中所述沟道结构沿第一方向和第二方向分别呈多列和多行布置；多个位线，分别与所述沟道结构的多列对应，并分别与对应列所述沟道结构的第一端电连接，且沿第一方向延伸；以及多个源极线，分别与所述沟道结构的多行对应，并分别与对应行所述沟道结构的与所述第一端相对第二端电连接，且沿第二方向延伸。

在一个实施方式中，所述多个位线和所述多个源极线寻址任一沟道结构。

在一个实施方式中，相邻两个所述位线之间的距离大于或等于相邻两列所述沟道结构之间的间隔距离；以及相邻两个所述源极线之间的距离大于或等于相邻两行所述沟道结构之间的间隔距离。

在一个实施方式中，所述第一方向和所述第二方向的夹角小于或等于90°。

在一个实施方式中，所述三维存储器还包括：导电层，位于所述沟道结构的沟道层的第二端上，其中，所述源极线与所述导电层相连接。

本申请另一方面提供了一种存储系统。所述存储系统包括控制器及上述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

本申请另一方面提供了一种电子设备，包括：上述的存储系统。

根据本申请的一个或多个实施方式，在每列沟道结构的第一端设置位线且在每行沟道结构的第二端设置源极线，有利于减小位线的数量，进而可以增加位线的宽度，降低制作工艺的难度。

根据本申请的一个或多个实施方式，在每列沟道结构的第一端设置位线且在每行沟道结构的第二端设置源极线，有利于减小位线的密度，使相邻位线之间的间隔较大，减小相邻位线之间的短路风险。

根据本申请的一个或多个实施方式，在每列沟道结构的第一端形成沿第一方向延伸的位线以及在每行沟道结构的第二端形成沿第二方向延伸的源极线，有利于实现通过同时控制第一方向的一根位线和第二方向的一根源极线以选取某一存储单元串。

根据本申请的一个或多个实施方式，可通过位线和源极线寻址沟道结构，进而有利于选取到某一存储单元串，而无需如传统工艺中需要形成顶部选择栅切口和底部选择栅切口结构后，才能实现选取存储单元串的目的。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请的示例性实施方式的三维存储器的制备方法的流程图；

图2至图6是根据本申请的示例性实施方式的三维存储器的制备方法的工艺步骤图；

图7是根据本申请的示例性实施方式的沟道结构的放大图；

图8是根据本申请的示例性实施方式的三维存储器的制备方法中形成位线后的简化示意图；

图9至图15是根据本申请的示例性实施方式的三维存储器的制备方法的工艺步骤图；以及

图16是根据本申请的示例性实施方式的三维存储器的制备方法中形成源极线后的简化示意图；

图17是根据本申请的示例性实施方式的三维存储器的制备方法中形成源极线后的简化俯视示意图；

图18是根据本申请的一个实施方式的存储系统的结构示意图；以及

图19是根据本申请的一个实施方式的电子设备的结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一端也可被称作第二端，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过于形式化的意义来解释，除非本文明确地如此定义。

如在本文中所使用的，术语“层”指代包括具有高度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其高度小于连续结构的高度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。

图1是根据本申请的示例性实施方式的三维存储器的制备方法1000的流程图。

如图1所示，本申请提供的三维存储器的制备方法1000可包括：S1，形成叠层结构，并形成穿过叠层结构的沟道结构，其中沟道结构沿第一方向和第二方向分别呈多列和多行布置；S2，形成分别与沟道结构的多列对应的、沿第一方向延伸的多个位线，其中多个位线分别与对应列的沟道结构的第一端电连接；以及S3，形成分别与沟道结构的多行对应的、沿第二方向延伸的多个源极线，其中多个源极线分别与对应行的沟道结构的、与第一端相对的第二端电连接。下面将详细描述步骤S1～S3。

步骤S1

如图2至图6所示，可形成叠层结构100(图4)，并可形成穿过叠层结构100的沟道结构200(图6)。叠层结构100可包括第一子叠层110和第二子叠层120。示例性地，可首先在衬底300的一侧形成叠层结构100，然后形成穿过叠层结构100的沟道结构200。示例性地，可在衬底300上交替堆叠绝缘层111和牺牲层112以形成第一子叠层110。

在本申请的示例性实施方式中，衬底300可例如是多晶硅(Si)衬底、单晶硅(Si)衬底、单晶锗(Ge)衬底、硅锗(GeSi)衬底、碳化硅(SiC)衬底，或者绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如GaAs或InP等。在一个实施方式中，衬底300还可以是叠层结构，例如Si/SiGe等。在另外的实施方式中，衬底300还可以是其它外延结构，例如绝缘体上锗硅(SGOI)等。

在衬底300上形成叠层结构100可以通过一个或多个沉积工艺来实现。形成叠层结构100的沉积工艺包括但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其任何组合。应理解，绝缘层111和牺牲层112的数量和厚度不限于图4中所示的数量和厚度，在不背离本申请的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层111和牺牲层112。另外，绝缘层111和牺牲层112的材料可选择本领域中已知的合适材料。例如，绝缘层111可以是氧化物层(诸如氧化硅)，牺牲层112可以是氮化物层(诸如氮化硅)。

在本申请的示例性实施方式中，形成穿过叠层结构100的沟道结构200可包括：首先，可形成穿过叠层结构100并延伸至衬底300的沟道孔210；其次，可在沟道孔210内形成外延层400；然后，可在外延层400上形成沟道结构200，其中沟道结构200可包括功能层220和沟道层230。示例性地，沟道结构200可沿第一方向Y和第二方向X呈阵列布置，例如，沟道结构200可沿第一方向Y和第二方向X分别呈多列和多行布置。具体地，沟道结构200可在第一方向Y上呈多列分布，在第二方向X上呈多行分布。

在本申请的示例性实施方式中，叠层结构100可包括多个子叠层，即叠层结构100可由多个子叠层依次堆叠形成。例如，叠层结构100可由第一子叠层110和第二子叠层120依次堆叠形成。示例性地，首先，可在衬底300上交替堆叠绝缘层111和牺牲层112以形成第一子叠层110(图2)；其次，可在第一子叠层110中形成穿过第一子叠层110并延伸至衬底300的第一子沟道孔10，并在第一子沟道孔10内填充绝缘材料(图3)；然后，可在第一子叠层110上交替堆叠绝缘层111和牺牲层112以形成第二子叠层120，并在第二子叠层120中形成穿过第二子叠层120并延伸至第一子沟道孔10的第二子沟道孔20(图4)。示例性地，可采用刻蚀工艺经由第二子沟道孔20去除填充在第一子沟道孔10内的绝缘材料，以使第一子沟道孔10和第二子沟道孔20共同形成沟道孔210(图5)。

随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层111和牺牲层112。每个子叠层结构的层数可相同，也可不同。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。

在本申请的示例性实施方式中，可在沟道孔210内形成外延层400(图5)。示例性地，可在沟道孔210延伸至衬底300的部分内形成外延层400。示例性地，可通过选择性外延生长(SEG)工艺在沟道孔210内形成外延层400，具体地，可通过利用从衬底300外延地生长的半导体材料填充沟道孔210的靠近衬底300的底部来形成外延层400。用于外延地生长外延层400的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层400可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。

在本申请的示例性实施方式中，可在外延层400上形成沟道结构200(图6)。示例性地，在形成外延层400后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在外延层400上形成沟道结构200。具体地，可在外延层400的远离衬底300的上表面和沟道孔210内依次形成功能层220和沟道层230以形成沟道结构200(图7)。

功能层220可包括在沟道孔210内形成的以阻挡电荷流出的阻挡层221、在阻挡层221内以在三维存储器的操作期间存储电荷的电荷捕获层222、以及在电荷捕获层222内的隧穿层223。阻挡层221可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层221的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。电荷捕获层222可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层222的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层223可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层223的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。示例性地，功能层220可包括氧化物-氮化物-氧化物(ONO)结构。当然，应理解，功能层220也可具有不同于ONO配置的结构。例如，功能层220可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层230可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层230的材质包括但不限于P型掺杂的多晶硅。具体地，可采用填充半导体层填充沟道孔210以形成沟道层230。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。沟道层230可用于输运所需的电荷(电子或空穴)。示例性地，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层223的表面形成沟道层230。

在本申请的示例性实施方式中，可处理绝缘层111和牺牲层112以形成多个阶梯台阶500(图6)。应理解，沟道结构200可用于形成阵列存储单元串，这些存储单元串可以是在垂直于衬底300方向上形成的多个互连的存储单元；阶梯台阶区域可用于形成栅极层(栅极层可以由置换牺牲层而形成)上的字线接触510以从中引出电流。本申请提供的三维存储器沿第二方向X可具有核心区core和台阶区SS(Staircase Structure)，其中台阶区SS可用于形成多个阶梯台阶500，核心区core可用于形成由多个沟道结构200排列分布组成的存储阵列。另外第一方向Y、第二方向X和第三方向Z彼此垂直。

在本申请的示例性实施方式中，首先可通过使用图案化掩膜(未示出)对堆叠结构100进行重复的蚀刻-修剪工艺，从而形成多个阶梯台阶500。图案化掩膜可包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成阶梯台阶500之后去除。所形成的每个阶梯台阶500的顶面首先会分别显露出位于相应层的绝缘层111的至少一部分；然后，可去除每个阶梯台阶500的绝缘层111暴露的部分，以暴露每个阶梯台阶500的牺牲层112的至少一部分。换言之，每个阶梯台阶500可至少包括一个层级，每个层级从上至下可包括牺牲层112和绝缘层111。示例性地，每个层级从上至下依次可包括牺牲层112和绝缘层111。

在本申请的示例性实施方式中，阶梯台阶500可以在叠层结构100的中心位置处形成，还可以在叠层结构100的一侧边缘或多侧边缘形成。作为示例，下文主要以在叠层结构100的一侧边缘或多侧边缘形成的阶梯台阶500进行介绍。此外，应注意的是，为了简明清晰地阐述本申请，在本文的各附图仅示出了每个阶梯台阶500包括一个层级的情形。还应注意的是，阶梯台阶500的个数可以根据需要来调整，这取决于堆叠结构100中牺牲层112的个数以及每个阶梯台阶500包含的层级数量。

示例性地，如图6所示，还可在阶梯台阶500上形成介质层520以覆盖阶梯台阶500。示例性地，在形成沟道孔210的同时，还可在叠层结构100中形成多个虚拟沟道孔，虚拟沟道孔可穿过介质层520和阶梯台阶500并延伸至衬底300。虚拟沟道孔的形成工艺与沟道孔210的形成工艺相同，在此不做赘述。示例性地，可向虚拟沟道孔内填充绝缘材料以形成虚拟沟道结构530，虚拟沟道结构530通常设置在后续工艺步骤中形成的字线接触510周围，以对字线接触510起到保护支撑作用。示例性地，可在叠层结构100中形成位于沟道结构200之间的通孔240，如栅线间隙。栅线间隙240可沿叠层结构100的厚度方向穿过叠层结构100并延伸至衬底300中。可经由栅线间隙240去除牺牲层112，并在所去除的空间内填充导电材料以形成栅极层113(图6)。然后，可填充栅线间隙240以形成栅线间隙结构241。栅极层113可作为字线横向(垂直于叠层结构100的厚度方向)地延伸，在叠层结构100的一个或多个阶梯台阶500处终止。

在本申请的示例性实施方式中，可在栅极层113被暴露的部分的表面形成与栅极层113连接的字线接触510。示例性地，可沿垂直于叠层结构100的厚度方向形成穿过介质层520并延伸至栅极层113的多个接触孔(未示出)，然后在所形成的多个接触孔内填充导电材料，以形成连接于每个栅极层113的顶面的字线接触510。字线接触510可用于与栅极层113电连接，以从栅极层113中引出电流。

在本申请的示例性实施方式中，可在沟道层230的远离衬底300的第一端形成沟道插塞250。沟道插塞250的材料可选用导电材料，例如P型掺杂的多晶硅等。示例性地，可在沟道插塞250上形成第一端位线触点260(图6)，用于将沟道插塞250电连接至后端工艺(BEOL)金属线。

步骤S2

可形成分别与沟道结构200的多列对应的、沿第一方向Y延伸的多个位线610。例如，可在每列沟道结构200的第一端(远离衬底300的一端)形成沿第一方向Y延伸的位线610(图8)。如图8所示，沟道结构200可沿第一方向Y呈多列布置，多个位线610可分别与对应列的沟道结构200的第一端连接。示例性地，可在每列沟道结构200的沟道层230的第一端形成沿第一方向Y延伸的位线610，如可在每列沟道插塞250上形成沿第一方向Y延伸的位线610。第一端位线触点260可用于将位线610电连接至沟道插塞250。第一端位线触点260将位线610电连接至对应的存储单元串上端的沟道插塞250，可用于单独地寻址对应的存储单元串。示例性地，相邻两个位线610之间的距离可大于或等于相邻两列沟道结构200之间的间隔距离。在传统工艺中，为实现寻址存储单元串需要在每列沟道结构的第一端设置至少两个位线。这样将会严重限制位线的宽度，提升制作工艺难度，并且还会增加位线密度，使得相邻位线之间的间隔较小，提升了相邻位线之间的短路风险。然而，在本申请中，通过在每列沟道结构的第一端设置一个位线610，这样不仅可以增加位线的宽度，降低制作工艺的难度，还可以减小位线的密度，使相邻位线之间的间隔较大，减小相邻位线之间的短路风险。

在本申请的示例性实施方式中，如图9所示，可在叠层结构100远离衬底300的一侧连接外围电路芯片700，其中，外围电路芯片700可包括外围电路710。外围电路芯片700的一个表面与阵列芯片(包括衬底300和叠层结构)的顶表面接合并键合在一起。示例性地，外围电路710可包括页缓冲器、解码器(例如，行解码器和/或列解码器)、驱动器、电荷泵、电流和/或电压参考，和/或电路中所需的任何有源和/或无源部件(例如，晶体管、二极管、电阻器和/或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此。

图10为将图9的结构翻转180°后进行减薄的结构示意图。参考图10，可从衬底300的底部采用平坦化处理工艺对衬底300进行减薄处理，例如可采用机械化学研磨(ChemicalMechanical polishing，CMP)工艺对衬底300进行研磨减薄处理，并形成减薄后的衬底300的表面310。

示例性地，如图11和图12所示，可基于表面310，采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除外延层400(图11)，并继续向下去除隧穿层223、电荷捕获层222以及阻挡层221以暴露出沟道层230的靠近衬底300的第二端(图12)。应理解，在该去除工艺中，暴露出沟道层230的靠近衬底300的第二端便可实现本申请的目的。为此，本申请仅示例性地介绍了一种去除工艺，并未具体限定所采用的去除工艺。作为另一种选择，可去除部分沟道层230的第二端的侧壁区域。作为另一种选择，可沿着后续所需增加源极线方向去除，以暴露出沟道层230的靠近衬底300的第二端。在本申请的示例性实施方式中，如图13所示，可对去除外延层400、隧穿层223、电荷捕获层222以及阻挡层221后暴露的沟道层230的第二端进行高掺杂。例如，可对暴露在表面310的沟道层230的第二端进行N型高掺杂。具体地，可经由衬底表面310对沟道层230通过例如离子注入IMP等工艺进行N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂，例如，磷(P)、砷(Ar)或锑(Sb)，以增加靠近原衬底的沟道层230的端部导电性。

在本申请的示例性实施方式中，在去除外延层400、隧穿层223、电荷捕获层222以及阻挡层221的过程中将会生成多个空气间隙。在对靠近原衬底的沟道层230的端部进行高掺杂后，可通过例如沉积工艺在空气间隙内填充导电材料(即在沟道层230的第二端形成导电层800)以形成新的衬底，并采用平坦化处理工艺，例如机械化学研磨CMP工艺，对新形成的衬底320执行平坦化处理(图14)。导电层800的材料可选用导电材料，例如多晶硅或掺杂的多晶硅等。示例性地，可在导电层800上形成第二端源极线触点810(图15)，用于将导电层800电连接后续形成的源极线上。

步骤S3

可形成分别与沟道结构200的多行对应的、沿第二方向X延伸的多个源极线620。例如，可在每行沟道结构200的与第一端相对的第二端(靠近衬底300的一端)形成沿第二方向X延伸的源极线620(图16)。如图16所示，沟道结构200可沿第二方向X呈多行布置，多个源极线620可分别与对应行的沟道结构200的第二端连接。示例性地，可在每行沟道结构200的沟道层230的第二端形成沿第二方向X延伸的源极线620，如可在导电层800上形成沿第二方向X延伸的源极线620。第二端源极线线触点810可用于将源极线620电连接至导电层800。第二端源极线线触点810将源极线620电连接至对应的存储单元串上端的导电层800，可用于单独地寻址对应的存储单元串。示例性地，可通过位线610和源极线620寻址沟道结构200(存储单元串)。示例性地，可向多个位线610和多个源极线620供电以寻址任一沟道结构200。例如，如图16所示，可通过向位线610’和源极线620’供电以寻址对应的沟道结构200’。

示例性地，相邻两个源极线620之间的距离可大于或等于相邻两行沟道结构200之间的间隔距离。在本申请中，通过在每列沟道结构的第一端设置一个位线610且在每行沟道结构200的第二端设置一个源极线620，以通过位线610和源极线620寻址沟道结构200。这样不仅有利于减小位线的数量，增加位线的宽度，降低制作工艺的难度，还可以减小位线的密度，使相邻位线之间的间隔较大，减小相邻位线之间的短路风险。

如图16和图17所示，沟道结构200在第一方向Y和第二方向X呈阵列布置，即沟道结构200在第一方向Y上呈多列分布，在第二方向X上呈多行分布。本申请通过在第一方向Y上的沟道结构200的第一端设置位线610，且在第二方向X上的沟道结构200的第二端设置源极线620，有利于实现通过同时控制一位线610和一源极线620便可选取到某一具体的沟道结构200。示例性地，第一方向Y和第二方向X的夹角可小于或等于90°。

在本申请的示例性实施方式中，可在多个第二端源极线触点810之间的空气间隙内填充绝缘材料820，以使多个第二端源极线触点810之间彼此绝缘。绝缘材料820的顶面可与第二端源极线触点810的顶面在同一水平线上。应理解，在填充绝缘材料820的工艺中，可以使多个第二端源极线触点810之间彼此绝缘便可实现本申请的目的。为此，本申请仅示例性地介绍了一种去除工艺，并未具体限定所采用的填充工艺。作为另一种选择，可在通过上述去除工艺去除后的区域内填充绝缘材料820。

示例性地，还可在绝缘材料820和第二端源极线触点810上形成金属层830，以电连接第二端源极线触点810。应理解，本申请设置金属层830的目的在于将金属层830与第二端源极线触点810之间电连接。因此，可以在任意合适的位置设置金属层830，以电连接第二端源极线触点810。例如，可仅在第二端源极线触点810上形成金属层830。本申请仅示例性地介绍了一种形成金属层830的方式，并未具体限定所采用的形成金属层830的方式。示例性地，还可在金属层830上形成钝化层840，以对三维存储器形成钝化和保护。应理解，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在衬底表面320上依次形成第二端位线触点810、绝缘材料820、金属层830以及钝化层840。

本申请另一方面提供了一种三维存储器。图15示出的根据本申请的示例性实施方式的三维存储器的结构示意图。

三维存储器可包括堆叠结构、沟道结构200、多个位线610和多个源极线620(图16)。

在本申请的示例性实施方式中，堆叠结构可包括交替堆叠的绝缘层111和栅极层113。

沟道结构200可穿过堆叠结构。沟道结构200可沿第一方向Y和第二方向X分别呈多列和多行布置。具体地，沟道结构200可在第一方向Y上呈多列分布，在第二方向X上呈多行分布。示例性地，第一方向Y和第二方向X的夹角可小于或等于90°。

沟道结构200可包括功能层220和沟道层230(图7)。功能层220可包括阻挡电荷流出的阻挡层221、在阻挡层221内以在三维存储器的操作期间存储电荷的电荷捕获层222、以及在电荷捕获层222内的隧穿层223。阻挡层221可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层221的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。电荷捕获层222可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层222的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层223可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层223的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。示例性地，功能层220可包括氧化物-氮化物-氧化物(ONO)结构。当然，应理解，功能层220也可具有不同于ONO配置的结构。例如，功能层220可包括氧化硅层、氮化硅层和另一氧化硅层。沟道层230可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层230的材质包括但不限于P型掺杂的多晶硅。

多个位线610可分别与沟道结构200的多列对应，并可分别与对应列的沟道结构200的第一端电连接，且可沿第一方向Y延伸。多个源极线620可分别与沟道结构200的多行对应，并可分别与对应行的沟道结构200的第二端电连接，且沿第二方向X延伸。第二端与第一端相对，可通过位线610和源极线620寻址沟道结构200。示例性地，本申请通过在第一方向X上的沟道结构200的第一端设置位线610，且在第二方向Y上的沟道结构200的第二端设置源极线620，有利于实现通过同时控制一位线610和一源极线620便可选取到某一具体的沟道结构200。

在本申请的示例性实施方式中，位线610可与对应列沟道结构200的沟道层230电连接，如位线610可与对应列沟道插塞250电连接。第一端位线触点260可用于将位线610电连接至沟道插塞250。第一端位线触点260将位线610电连接至对应的存储单元串上端的沟道插塞250，可用于单独地寻址对应的存储单元串。示例性地，相邻两个位线610之间的距离可大于或等于相邻两列沟道结构200之间的间隔距离。在传统工艺中，为实现寻址存储单元串需要在每列沟道结构的第一端设置至少两个位线。这样将会严重限制位线的宽度，提升制作工艺难度，并且还会增加位线密度，使得相邻位线之间的间隔较小，提升了相邻位线之间的短路风险。然而，在本申请中，通过在每列沟道结构的第一端设置一个位线610，这样不仅可以增加位线的宽度，降低制作工艺的难度，还可以减小位线的密度，使相邻位线之间的间隔较大，减小相邻位线之间的短路风险。

在本申请的示例性实施方式中，三维存储器还包括：位于沟道层230的第二端上的导电层800。示例性地，源极线620可与对应行沟道结构200的沟道层230的第二端电连接，如可在导电层800上形成沿第二方向X延伸的源极线620。第二端源极线线触点810可用于将源极线620电连接至导电层800。第二端位线触点810将源极线620电连接至对应的存储单元串上端的导电层800，可用于单独地寻址对应的存储单元串。示例性地，可通过位线610和源极线620寻址沟道结构200(存储单元串)。示例性地，可通过向多个位线610和多个源极线620供电以寻址任一沟道结构200。例如，如图16所示，可通过向位线610’和源极线620’供电以寻址对应的沟道结构200’。

示例性地，相邻两个源极线620之间的距离可大于或等于相邻两行沟道结构200之间的间隔距离。在本申请中，通过在每列沟道结构的第一端设置一个位线610且在每行沟道结构200的第二端设置一个源极线620，以通过位线610和源极线620寻址沟道结构200。这样不仅有利于减小位线的数量，增加位线的宽度，降低制作工艺的难度，还可以减小位线的密度，使相邻位线之间的间隔较大，减小相邻位线之间的短路风险。

在本申请的示例性实施方式中，三维存储器还可包括位于堆叠结构100’中阶梯台阶500。阶梯台阶500可通过处理绝缘层111和牺牲层112形成。每个阶梯台阶500可至少包括一个层级，每个层级从上至下依次包括牺牲层112和绝缘层111。示例性地，三维存储器还可包括穿过阶梯台阶500的虚拟沟道结构530。示例性地，三维存储器还可包括连接栅极层113被暴露的部分的表面的字线接触510。字线接触510可用于与栅极层113电连接，以从栅极层113中引出电流。虚拟沟道结构530通常设置在后续工艺步骤中形成的字线接触510周围，以对字线接触510起到保护支撑作用。

在本申请的示例性实施方式中，三维存储器还可包括与叠层结构100远离衬底300的一侧连接的外围电路芯片700。外围电路芯片700可包括外围电路710。外围电路芯片700的一个表面与阵列芯片(包括衬底300和叠层结构)的顶表面接合并键合在一起。示例性地，外围电路710可包括页缓冲器、解码器(例如，行解码器和/或列解码器)、驱动器、电荷泵、电流和/或电压参考，和/或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器和/或电容器)中的一个或多个。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容在此不再赘述。

图18是根据本申请一个实施方式的存储系统2000的结构示意图。

如图18所示，本申请至少一个实施方式还提供了一种存储系统2000。存储系统2000可包括控制器2200和至少一个三维存储器2100。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。

控制器2200可通过通道CH耦合至三维存储器2100，以控制三维存储器2100存储数据。三维存储器2100可通过通道CH从控制器2200接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，存储系统2000可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。

图19是本申请实施方式提供的电子设备3000的结构示意图。

如图19所示，本申请至少一个实施方式还提供了一种电子设备3000。电子设备3000包括存储系统3100。存储系统3100可与上文中任意实施方式的所描述的存储系统相同，本申请对此不再赘述。电子设备3000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备3000的具体设备类型确定电子设备3000的其他模块，例如控制器。其他模块可通过诸如通道等耦合至存储系统3100，与存储系统3100进行交互。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种三维存储器的制备方法，其特征在于，包括：

形成叠层结构，并形成穿过所述叠层结构的沟道结构，其中所述沟道结构沿第一方向和第二方向分别呈多列和多行布置；

形成分别与所述沟道结构的多列对应的、沿所述第一方向延伸的多个位线，其中多个所述位线分别与对应列的所述沟道结构的第一端电连接；以及

形成分别与所述沟道结构的多行对应的、沿所述第二方向延伸的多个源极线，其中多个所述源极线分别与对应行的所述沟道结构的、与所述第一端相对的第二端电连接。

2.根据权利要求1所述的制备方法，其特征在于，通过向所述多个位线和所述多个源极线供电以寻址任一沟道结构。

3.根据权利要求1所述的制备方法，其特征在于，

相邻两个所述位线之间的距离大于或等于相邻两列所述沟道结构之间的间隔距离；以及

相邻两个所述源极线之间的距离大于或等于相邻两行所述沟道结构之间的间隔距离。

4.根据权利要求1所述的制备方法，其特征在于，所述第一方向和所述第二方向的夹角小于或等于90°。

5.根据权利要求1所述的制备方法，其特征在于，所述叠层结构形成在衬底上，其中，形成穿过所述叠层结构的沟道结构包括：

形成穿过所述叠层结构并延伸至所述衬底的沟道孔；

在所述沟道孔内形成外延层；以及

在所述外延层上形成沟道结构，其中所述沟道结构包括功能层和沟道层。

6.根据权利要求5所述的制备方法，其特征在于，所述位线和所述源极线分别与所述沟道层的第一端和第二端电连接，其中，所述沟道层的第一端远离所述衬底，所述沟道层的第二端靠近所述衬底。

7.根据权利要求5所述的制备方法，其特征在于，在每行所述沟道层的第二端形成沿所述第二方向延伸的源极线包括：

去除所述衬底、所述外延层以及所述功能层的至少一部分以暴露所述沟道层的第二端；以及

在每行所述沟道层的第二端形成沿所述第二方向延伸的源极线。

8.根据权利要求7所述的制备方法，其特征在于，所述方法还包括：

对所述沟道层的第二端进行掺杂。

9.根据权利要求7或8所述的制备方法，其特征在于，所述方法还包括：

在所述沟道层的第二端形成导电层，并对所述导电层进行平坦化处理；以及

在所述导电层上形成沿所述第二方向延伸的所述源极线。

10.根据权利要求5所述的方法，其特征在于，形成叠层结构包括：

在衬底上交替堆叠绝缘层和牺牲层以形成所述叠层结构。

11.根据权利要求10所述的制备方法，其特征在于，所述方法还包括：

处理所述绝缘层和所述牺牲层以形成多个阶梯台阶，其中，所述牺牲层的一部分作为所述阶梯台阶的上表面被暴露；

形成穿过所述叠层结构的通孔和穿过所述阶梯台阶的虚拟沟道结构；以及

经由所述通孔将所述牺牲层置换为栅极层。

12.根据权利要求11所述的制备方法，其特征在于，所述方法还包括：

在所述栅极层被暴露的部分的表面形成与所述栅极层连接的字线接触。

13.根据权利要求10-12中任一项所述的制备方法，其特征在于，所述方法还包括：

所述叠层结构远离所述衬底的一侧连接外围电路芯片，其中，所述外围电路芯片包括外围电路。

14.一种三维存储器，其特征在于，包括：

堆叠结构；

沟道结构，穿过所述堆叠结构，其中所述沟道结构沿第一方向和第二方向分别呈多列和多行布置；

多个位线，分别与所述沟道结构的多列对应，并分别与对应列的所述沟道结构的第一端电连接，且沿第一方向延伸；以及

多个源极线，分别与所述沟道结构的多行对应，并分别与对应行的所述沟道结构的与所述第一端相对第二端电连接，且沿第二方向延伸。

15.根据权利要求14所述的三维存储器，其特征在于，所述多个位线和所述多个源极线寻址任一沟道结构。

16.根据权利要求14所述的三维存储器，其特征在于，

相邻两个所述位线之间的距离大于或等于相邻两列所述沟道结构之间的间隔距离；以及

相邻两个所述源极线之间的距离大于或等于相邻两行所述沟道结构之间的间隔距离。

17.根据权利要求14所述的三维存储器，所述第一方向和所述第二方向的夹角小于或等于90°。

18.根据权利要求14所述的三维存储器，其特征在于，所述三维存储器还包括：

导电层，位于所述沟道结构的沟道层的第二端上，其中，所述源极线与所述导电层相连接。

19.一种存储系统，其特征在于，所述存储系统包括控制器及权利要求14-18中任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。

20.一种电子设备，其特征在于，包括：权利要求19所述的存储系统。

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