CN114400225A - 半导体器件及其操作方法和制备方法、存储器和存储系统 - Google Patents

半导体器件及其操作方法和制备方法、存储器和存储系统 Download PDF

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CN114400225A CN202210060742.8A CN202210060742A CN114400225A CN 114400225 A CN114400225 A CN 114400225A CN 202210060742 A CN202210060742 A CN 202210060742A CN 114400225 A CN114400225 A CN 114400225A
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Abstract

本发明公开了一种半导体器件及其操作方法和制备方法、存储器和存储系统，该半导体器件包括第一堆叠层和贯穿第一堆叠层的第一沟道结构，位于第一堆叠层和第一沟道结构上的第一连接结构，以及位于第一连接结构上的第二堆叠层和贯穿第二堆叠层的第二沟道结构。在形成第二沟道结构时，第一连接结构作为刻蚀停止层，因此不会使刻蚀工艺对下方第一沟道结构的顶部造成损伤。

Description

半导体器件及其操作方法和制备方法、存储器和存储系统
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其操作方法和制备方法、存储器和存储系统。
背景技术
在3D NAND中，需要不断增加堆叠层的数量，以提高存储器的集成度。堆叠层可以为单堆栈或双堆栈，工艺上一般只能做到双堆栈。
在双堆栈的架构中，上沟道孔和下沟道孔的连接一直是重要的问题，例如在刻蚀上沟道孔的过程中，极易损伤下沟道结构的顶部结构，造成良率损失。如何解决上沟道孔和下沟道孔的连接问题，是业界一直研究的重点。
发明内容
本发明实施例的目的在于提供一种半导体器件及其操作方法和制备方法、存储器和存储系统，旨在改善第一沟道结构和第二沟道结构的连接问题，提升良率。
第一方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
半导体层；
第一堆叠层，所述第一堆叠层位于所述半导体层上；
第一沟道结构，所述第一沟道结构贯穿所述第一堆叠层；
第一连接结构，所述第一连接结构位于所述第一堆叠层和所述第一沟道结构上；
第二堆叠层，所述第二堆叠层位于所述第一连接结构上；
第二沟道结构，所述第二沟道结构贯穿所述第二堆叠层和部分所述第一连接结构，所述第二沟道结构与所述第一沟道结构对应。
进一步，所述第一连接结构包括第一电连接部和第一隔离部，至少部分所述第一电连接部位于所述第一沟道结构和所述第二沟道结构之间，且连接所述第一沟道结构和所述第二沟道结构；所述第一隔离部位于所述第一电连接部的外围，且位于所述第一堆叠层和所述第二堆叠层之间。
进一步，所述第二沟道结构包括位于所述第一连接结构中的端部，所述第一电连接部包围所述第二沟道结构的所述端部。
进一步，所述第一连接结构的材质包括半导体材料。
进一步，所述第一隔离部为P型半导体材料，所述第一电连接部为N型半导体材料。
进一步，所述第一堆叠层包括交替层叠设置的第一层间绝缘层和第一栅极层，所述第二堆叠层包括交替层叠设置的第二层间绝缘层和第二栅极层；所述第一连接结构与所述第一栅极层之间具有第一绝缘层，且与所述第二栅极层之间具有第二绝缘层。
进一步，所述第一堆叠层和所述第二堆叠层包括台阶区，所述第一堆叠层在所述台阶区呈第一台阶结构，所述第二堆叠层在所述台阶区呈第二台阶结构，所述第一连接结构与所述第一台阶结构和所述第二台阶结构形成连续的阶梯结构；所述半导体器件还包括：
覆盖所述第一台阶结构、所述第二台阶结构和第一连接结构的介质层。
进一步，所述半导体器件还包括：
第一栅极触点，所述第一栅极触点贯穿所述介质层，且与所述第一栅极层连接；
第二栅极触点，所述第二栅极触点贯穿所述介质层，且与所述第二栅极层连接；
第一源极触点，所述第一源极触点贯穿所述介质层，且与所述第一连接结构连接；
第二源极触点，所述第二源极触点贯穿所述介质层，且与所述半导体层连接；
漏极触点，所述漏极触点与所述第二沟道结构的顶部连接。
进一步，所述第一沟道结构包括第一沟道层，所述第二沟道结构包括第二沟道层；所述半导体层、所述第一沟道层、所述第二沟道层和所述第一电连接部的掺杂类型相同，所述第一隔离部的掺杂类型与所述第一电连接部的掺杂类型相反
进一步，所述半导体器件还包括：
第二连接结构，所述第二连接结构位于第二堆叠层和所述第二沟道结构上；
第三堆叠层，所述第三堆叠层位于所述第二连接结构上；
第三沟道结构，所述第三沟道结构贯穿所述第三堆叠层和部分所述第二连接结构，所述第三沟道结构与所述第二沟道结构对应；
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第一沟道结构和所述第二沟道结构之间；所述第二隔离部位于所述第二电连接部的外围，且位于所述第一堆叠层和所述第二堆叠层之间。
进一步，所述半导体层为N型半导体材料，所述第一沟道层和所述第二沟道层为N型半导体材料。
第二方面，本发明实施例提供一种如上述第四至第九项中任一项所述的半导体器件的操作方法，所述操作方法包括：
对所述第二沟道结构的顶部施加位线电压；
对所述第一连接结构施加大于所述位线电压的擦除电压；以及
对所述半导体层施加小于所述擦除电压的源极电压，以实现对所述第一沟道结构和所述第二沟道结构的擦除操作。
第三方面，本发明实施例提供一种半导体器件的制备方法，所述半导体器件的制备方法包括：
提供半导体层；
在所述半导体层上形成第一堆叠结构；
形成贯穿所述第一堆叠结构的第一沟道结构；在所述第一堆叠结构和所述第一沟道结构上形成第一隔离层；
在所述第一隔离层上形成第二堆叠结构；
形成贯穿所述第二堆叠结构和部分所述第一隔离层的第二沟道结构，所述第二沟道结构与所述第一沟道结构对应。
进一步，所述半导体器件的制备方法还包括：
在所述第一隔离层中形成第一电连接部和第一隔离部，所述第一电连接部与所述第一沟道结构对应，所述第一隔离部位于所述第一电连接部的外围，且位于所述第一堆叠结构和所述第二堆叠结构之间；
其中，至少部分所述第一电连接部位于所述第一沟道结构和所述第二沟道结构之间，且连接所述第一沟道结构和所述第二沟道结构
进一步，所述第一隔离层为P型半导体材料；所述形成贯穿所述第二堆叠结构和部分所述第一隔离层的第二沟道结构的步骤和所述在所述第一隔离层中形成第一电连接部和第一隔离部第二堆叠结构的步骤，包括：
刻蚀所述第二堆叠结构和部分所述第一隔离层，以形成与所述第一沟道结构对应的第二沟道孔；
通过所述第二沟道孔对所述第一隔离层进行N型掺杂，以形成第一电连接部，至少部分所述第一电连接部位于所述第一沟道结构与所述第二沟道孔之间，其中未进行所述N型掺杂的所述第一隔离层成为所述第一隔离部；
在所述第二沟道孔中沉积存储层；
去除位于所述第二沟道孔底部的所述存储层，以露出所述第一电连接部；
在所述第一电连接部和所述存储层的表面沉积第二沟道层。
进一步，所述第二沟道结构具有位于所述第一隔离层中的端部，所述第一电连接部包围所述第二沟道结构的所述端部。
进一步，所述第一堆叠结构包括交替层叠设置的第一层间绝缘层和第一牺牲层，所述第一堆叠结构包括台阶区；所述在所述半导体层上形成第一堆叠结构的步骤之后，所述半导体器件的制备方法还包括：
对位于所述台阶区的所述第一堆叠结构进行刻蚀，以使所述第一堆叠结构的边缘呈第一台阶结构，所述第一台阶结构露出各层所述第一牺牲层；
形成覆盖所述第一台阶结构的第一介质层，所述第一隔离层还位于所述第一介质层上。
进一步，所述在所述第一隔离层上形成第二堆叠结构的步骤，包括：
在所述第一隔离层上先沉积第二层间绝缘层，再依次交替沉积第二牺牲层和第二层间绝缘层。
进一步，所述第一隔离层和所述第二堆叠结构包括所述台阶区，所述在所述第一隔离层上形成第二堆叠结构的步骤之后，所述半导体器件的制备方法还包括：
对位于所述台阶区的所述第二堆叠结构进行刻蚀，以使所述第二堆叠结构的边缘呈第二台阶结构，所述第二台阶结构露出各层所述第二牺牲层；
对位于所述台阶区的所述第一隔离层进行刻蚀，以使所述第一隔离层与所述第一台阶结构和所述第二台阶结构形成连续的阶梯结构，以在各阶梯处露出所述第一牺牲层、所述第一隔离层和所述第二牺牲层；
形成覆盖所述第二台阶结构和所述第一隔离层的第二介质层。
进一步，所述第一隔离部和所述第一电连接部构成第一连接结构；所述半导体器件的制备方法还包括：
形成贯穿所述第二介质层和所述第一介质层，且与所述第一牺牲层连接的第一栅极触点；
形成贯穿所述第二介质层，且与所述第二牺牲层连接的第二栅极触点；
形成贯穿所述第二介质层，且与所述第一连接结构连接的第一源极触点；
形成贯穿所述第二介质层和所述第一介质层，且与所述半导体层连接的第二源极触点；
形成与所述第二沟道结构的顶部连接的漏极触点。
进一步，所述半导体器件的制备方法还包括：
在所述第二堆叠结构的上方形成第三堆叠层；
形成位于所述第二堆叠结构和所述第三堆叠层之间的第二连接结构；
形成贯穿所述第三堆叠层和部分所述第二连接结构的第三沟道结构，所述第三沟道结构与所述第二沟道结构对应；
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第二沟道结构和所述第三沟道结构之间；所述第二隔离部位于所述第二电连接部的外围，且位于所述第二堆叠结构和所述第三堆叠层之间。
进一步，所述第一沟道结构包括第一沟道层，所述第二沟道结构包括第二沟道层；所述半导体层、所述第一沟道层、所述第二沟道层和所述第一电连接部的掺杂类型相同，所述第一隔离部的掺杂类型与所述第一电连接部的掺杂类型相反。
第四方面，本发明实施例提供一种存储器，包括：
如上述第一至第十项中任一项所述的半导体器件；
外围电路，所述外围电路与所述半导体器件电连接。
第四方面，本发明实施例提供一种存储系统，包括：
第四方面所述的存储器；
控制器，所述控制器与所述存储器电连接，用于控制所述存储器存储数据
本发明的有益效果是：提供一种半导体器件及其操作方法和制备方法、存储器和存储系统，包括第一堆叠层和贯穿第一堆叠层的第一沟道结构，位于第一堆叠层和第一沟道结构上的第一连接结构，以及位于第一连接结构上的第二堆叠层和贯穿第二堆叠层的第二沟道结构。在形成与第一沟道结构对应的第二沟道结构时，第一连接结构可以作为刻蚀停止层，因此不会使刻蚀工艺对下方第一沟道结构的顶部造成损伤，从而提升良率。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明实施例提供的半导体器件的结构示意图；
图2是本发明实施例提供的半导体器件的操作方法的流程示意图；
图3是本发明实施例提供的半导体器件的制备方法的流程示意图；
图4a-4n是本发明实施例提供的半导体器件在制备过程中的结构示意图；
图5是本发明实施例提供的存储器的结构示意图；
图6是本发明实施例提供的存储系统的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近半导体层，而顶侧相对远离半导体层。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。半导体层可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线以及一个或多个电介质层。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是本发明实施例提供的半导体器件的结构示意图。
半导体器件可以是晶圆或三维存储器。三维存储器可以应用于通信产品、消费电子产品、汽车产品、航空航天产品、人工智能产品或大数据等。其中，消费电子产品包括但不仅限于手机、电脑、平板、相机、智能眼镜或游戏产品等。
该半导体器件100包括半导体层10，位于所述半导体层10上的第一堆叠层20，贯穿所述第一堆叠层20的第一沟道结构30，位于所述第一堆叠层20和所述第一沟道结构30上的第一连接结构40，位于所述第一连接结构40上的第二堆叠层50，以及贯穿所述第二堆叠层50和部分所述第一连接结构40的第二沟道结构60。所述第二沟道结构60与所述第一沟道结构30对应，可以理解的是，一个第一沟道结构30和对应其上方的一个第二沟道结构60组成一个完整的存储串，图1只显示出两个存储串。
由于第二沟道结构60与第一沟道结构30之间具有第一连接结构40，因此形成第二沟道结构60时，以第一连接结构40作为刻蚀停止层，可以减少对第一沟道结构30的顶部造成损伤。
其中，半导体层10例如可以为硅(Si)、锗(Ge)、SiGe半导体层、绝缘体上硅(Silicon On Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。该半导体层10还可以包括其他元素半导体或者化合物半导体，还可以为叠层结构，例如Si/SiGe等。
第一堆叠层20包括交替层叠设置的第一层间绝缘层201和第一栅极层202，第二堆叠层50包括交替层叠设置的第二层间绝缘层501和第二栅极层502。第一层间绝缘层201和第二层间绝缘层501可以为氧化硅，第一栅极层202和第二栅极层502的材料可以包括金属，诸如钨(W)，还可以包括多晶硅或者金属硅化物，例如从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、W和钛(Ti)中选择的金属硅化物。
第一沟道结构30包括第一沟道层31，围绕所述第一沟道层31的第一隧穿层32，围绕所述第一隧穿层32的第一电荷捕获层33，以及围绕所述第一电荷捕获层33的第一阻挡层34。第二沟道结构60包括第二沟道层61，围绕所述第二沟道层61的存储层62，所述存储层62包括第二隧穿层621，围绕所述第二隧穿层621的第二电荷捕获层622，以及围绕所述第二电荷捕获层622的第二阻挡层623。
其中，第一阻挡层34、第二阻挡层623、第一隧穿层32和第二隧穿层621的示例性材料为氧化硅。第一电荷捕获层33和第二电荷捕获层622的示例性材料为氮化硅。第一沟道层31和第二沟道层61的示例性材料为N型掺杂或P型掺杂的多晶硅，但可以理解这些层可以选择其他材料。
该半导体器件100还可以包括位于所述第一沟道层31底部的外延层70，所述外延层70形成于半导体层10中，因此第一沟道层31的底部通过外延层70与半导体层10电连接。
在一实施例中，所述第一连接结构40包括第一电连接部41和第一隔离部42。至少部分所述第一电连接部41位于所述第一沟道结构30和所述第二沟道结构60之间，且电连接所述第一沟道结构30(或第一沟道层31)和所述第二沟道结构60(第二沟道层61)。具体的，第一沟道层31的顶部通过第一电连接部41与第二沟道层61的底部电连接。进一步，如图1所示，所述第二沟道结构60包括位于所述第一连接结构40中的端部，所述第一电连接部41包围所述第二沟道结构60的端部。由于第一电连接部41的范围(例如在平行于半导体层方向的横截面积)大于第二沟道层61的范围(例如在平行于半导体层方向的横截面积)，即使第二沟道结构60对应于第一沟道结构30有对准偏差，也不会影响第二沟道层61与第一沟道层31的电连接，进而可以扩大形成第二沟道结构60的工艺窗口。
所述第一隔离部42位于所述第一电连接部41外围，且位于所述第一堆叠层20和所述第二堆叠层50之间，第一隔离部42用于隔离多个存储串，防止多个存储串之间电连接，避免存储串之间相互漏电。
在一实施例中，所述第一连接结构40与所述第一栅极层202之间具有第一绝缘层(未图示)，且与所述第二栅极层502之间具有第二绝缘层(未图示)，以减少第一电连接部41的漏电。所述第一绝缘层可以包括第一层间绝缘层201和其他绝缘层，所述第二绝缘层可以包括第二层间绝缘层501和其他绝缘层。在本实施例中，第一绝缘层可以为第一层间绝缘层201，第二绝缘层可以为第二层间绝缘层501，即所述第一连接结构40分别与所述第一层间绝缘层201和所述第二层间绝缘层501接触。
在一实施例中，第一连接结构40的材质可以包括半导体材料，诸如硅(非晶硅、多晶硅或单晶硅)、锗(Ge)、硅锗(SiGe)和砷化镓(GaAs)等。其中，第一电连接部41、第一沟道层31、第二沟道层61和半导体层10都具有掺杂离子，且它们的掺杂类型相同，以实现导通。第一隔离部42也可以具有掺杂离子，且其掺杂类型与第一电连接部41的掺杂类型相反，以实现第一电连接部41与第一隔离部42电隔离，同时实现存储串之间的电隔离。
在一具体实施例中，所述第一隔离部42为P型半导体材料(例如硼掺杂的多晶硅)，所述第一电连接部41为N型半导体材料(例如磷掺杂的多晶硅)。在本实施例中，所述半导体层10可以为N型半导体材料，所述第一沟道层31和所述第二沟道层61可以为N型半导体材料。因此第一电连接部41可以将第一沟道层31和第二沟道层61电连接，并且同时与半导体层10电连接。
在另一具体实施例中，第一隔离部42可以为N型半导体材料，第一电连接部41为P型半导体材料，半导体层10为P型半导体材料，所述第一沟道层31和所述第二沟道层61为P型半导体材料。
在一实施例中，第一堆叠层20和第二堆叠层50包括台阶区和阶梯区(未图示)，所述第一堆叠层20在台阶区呈第一台阶结构21，所述第二堆叠层50在台阶区呈第二台阶结构51。第一连接结构40覆盖第一台阶结构21的部分区域，第二台阶结构51覆盖第一连接结构40的部分区域，使得所述第一连接结构40与所述第一台阶结构21和所述第二台阶结构51形成连续的阶梯结构，以在各阶梯处露出所述第一栅极层202、所述第一连接结构40和所述第二栅极层502。其中，第一连接结构40和半导体层10可以作为双源极结构。也就是说，在进行擦除操作时，在对第二沟道层61的顶部施加位线电压的情况下，可以对第一连接结构40施加一定电压，同时对半导体层10施加一定电压，使得电荷从第一连接结构40被抽走完成擦除操作，因此第一连接结构40相当于一个源极结构。由于第二沟道层61的顶部相当于一个漏极结构，半导体层10本身作为源极，因此第一连接结构40和半导体层10作为双源极结构。
该半导体器件100还可以包括覆盖第一台阶结构21、第一连接结构40和第二连接结构51的介质层11，介质层11的材料可以包括氧化硅等绝缘材料。
进一步，该半导体器件100还可以包括第一栅极触点2021、二栅极触点5021、第一源极触点401、第二源极触点101和漏极触点611。其中，所述第一栅极触点2021贯穿所述介质层11，且与所述第一栅极层202连接。所述第二栅极触点5021贯穿所述介质层11，且与所述第二栅极层502连接。所述第一源极触点401贯穿所述介质层11，且与所述第一连接结构40连接。所述第二源极触点101贯穿所述介质层11，且与所述半导体层10连接。所述漏极触点611与所述第二沟道结构60(或第二沟道层61)的顶部连接。
进一步，第一栅极层202和第二栅极层502分别通过第一栅极触点2021和第二栅极触点5021连接到字线，第一源极触点401将第一连接结构40连接到控制电路，第二源极触点101将半导体层10连接到源极线，漏极触点611将第二沟道层61连接到位线。
在一实施例中，所述半导体器件100还可以包括位于第二堆叠层50和所述第二沟道结构60上的第二连接结构(未图示)，位于所述第二连接结构上的第三堆叠层，以及贯穿所述第三堆叠层和部分所述第二连接结构的第三沟道结构。所述第三沟道结构与所述第二沟道结构60对应，且包括第三沟道层。可以理解的是，一个第一沟道结构30、与第一沟道结构30对应的第二沟道结构60和与第二沟道结构对应的第三沟道结构，形成一个完整的存储串。
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第三沟道结构(或第三沟道层)和所述第二沟道结构(或第二沟道层61)之间。所述第二隔离部位于所述第二电连接部的周围，且位于所述第三堆叠层和所述第二堆叠层50之间，以防止多个存储串之间漏电。在本实施例中，一个堆叠层为一个堆栈，因此通过本实施例的半导体器件100的结构容易实现多堆栈(特别是三个以上的堆栈)，以提高半导体器件100的存储密度或集成度。
本发明实施例提供的半导体器件100，在第一堆叠层20和第二堆叠层50之间增加第一连接结构40，一方面作为刻蚀停止层，减少形成第二沟道结构60时对第一沟道结构30的顶部造成损伤。另一方面其第一电连接部41连接第一沟道层31和第二沟道层61，可以改善连接问题提升良率，且第一隔离部42隔离多个存储串，因此可以通过这种结构不断增加堆叠层的数量，进而提高存储密度。由于至少部分第一电连接部41位于第一沟道结构30和第二沟道结构60之间，即第一电连接部41的范围较大，因此可以扩大第二沟道结构60的工艺窗口。另外，第一连接结构40可以与半导体层10可形成双源极结构，将第一连接结构40通过第一源极触点401连出去，第一连接结构40可以实现与位线的电位分配，从而完成辅助擦除功能。
本发明实施例还提供一种半导体器件的操作方法，本实施例以图1中半导体器件100为例，对该半导体器件100的操作方法进行说明。其中，该半导体器件100中第一连接结构40的材质为半导体材料。请参阅图2，图2是本发明实施例提供的半导体器件的操作方法的流程示意图，该半导体器件100的操作方法包括以下步骤S1-S3。
步骤S1：对所述第二沟道结构60的顶部施加位线电压。
步骤S2：对所述第一连接结构40施加大于所述位线电压的擦除电压。
步骤S3：对所述半导体层10施加小于所述擦除电压的源极电压，以实现对所述第一沟道结构30和所述第二沟道结构60的擦除操作。
具体的，第二沟道层61的顶部通过位线触点连接到位线，第一连接结构40通过第一源极触点401连接到控制电路，半导体层10通过第二源极触点101连接到源极线，第一栅极层202和第二栅极层502分别通过第一栅极触点2021和第二栅极触点5021连接到字线。
在进行擦除操作时，可以对位线施加位线电压(例如0V)，通过控制电路对第一源极触点401施加擦除电压(例如10～20V)，对源极线施加小于擦除电压的源极电压(例如0V)，对字线施加导通电压(例如0～5V)，使得第一连接结构40向第一沟道层31和第二沟道层61提供空穴，并将存储在第一电荷捕获层33和第二电荷捕获层622中的电子从第一连接结构40抽走，完成擦除操作。因此通过第一连接结构40与位线分配电压，可以实现第一连接结构40的辅助擦除功能。
在进行读操作时，例如，可以通过控制电路对第一源极触点401施加0V，对字线施加导通电压(例如-4～8V)，对源极线施加0V，对位线施加大于源极线的电压(例如0.7V)，完成读取操作。
在进行写操作时，例如，可以通过控制电路对第一源极触点401施加0V，对字线施加高电压(例如20V)，对源极线施加0V，对位线施加0V，完成写入操作。
本发明实施例还提供一种半导体器件的制备方法，本实施例以制备图1中半导体器件100为例，对该制备方法进行说明。
请参阅图3，图3是本发明实施例提供的半导体器件的制备方法的流程示意图，请同时参阅图4a-4n，图4a-4n是本发明实施例提供的半导体器件在制备过程中的结构示意图。该半导体器件的制备方法包括以下步骤S100-S700。
请参见图1中的步骤S100-300和图4a。
步骤S100：提供半导体层10。
半导体层10例如可以为硅(Si)、锗(Ge)、SiGe半导体层、绝缘体上硅(Silicon OnInsulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。该半导体层10还可以包括其他元素半导体或者化合物半导体，还可以为叠层结构，例如Si/SiGe等。
步骤S200：在所述半导体层10上形成第一堆叠结构20a。
可以在半导体层10上交替沉积第一层间绝缘层201和第一牺牲层202a，第一层间绝缘层201可以为氧化硅，第一牺牲层202a的材料可以包括金属，诸如钨(W)，还可以包括多晶硅或者金属硅化物，例如从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、W和钛(Ti)中选择的金属硅化物。第一层间绝缘层201和第一牺牲层202a的形成方法包括但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)和物理气相沉积(Physical Vapor Deposition,PVD)等。
在步骤S200之后，第一堆叠结构20a包括台阶区和核心区，该半导体器件的制备方法还可以包括：对位于所述台阶区的所述第一堆叠结构20a进行刻蚀，以使所述第一堆叠结构20a的边缘呈第一台阶结构21，所述第一台阶结构21露出各层所述第一牺牲层202a；接着形成覆盖所述第一台阶结构21的第一介质层22。第一介质层22可以为氧化硅。
步骤S300：形成贯穿所述第一堆叠结构20a的第一沟道结构30。
具体的，步骤S300可以包括：1)形成贯穿第一堆叠结构20a的第一沟道孔301；2)在第一沟道孔301的底部形成外延层70；3)在第一沟道孔301中依次沉积第一阻挡层34、第一电荷捕获层33和第一隧穿层32；4)对第一阻挡层34、第一电荷捕获层33和第一隧穿层32的底部进行刻蚀，以露出外延层70；5)在第一隧穿层32和外延层70的上表面依次沉积第一沟道层31和第一填充物(例如绝缘材料)。第一沟道结构30中各层的材料可以参考上文。
请参见图3中的步骤S400和图4b。
步骤S400：在所述第一堆叠结构20a和所述第一沟道结构30上形成第一隔离层40a。
如图4b所示，先对第一堆叠结构20a、第一沟道结构30和第一介质层22的表面进行化学机械研磨，使表面平坦化，然后沉积半导体材料作为第一隔离层40a，所述第一隔离层40a覆盖第一堆叠结构20a、第一沟道结构30和第一介质层22的上表面，所述第一隔离层40a可以为P型半导体材料或N型半导体材料。
请参见图3中的步骤S500和图4c。
步骤S500：在所述第一隔离层40a上形成第二堆叠结构50a。
如图4c所示，形成第一隔离层40a之后，再在第一隔离层40a上形成第二堆叠结构50a。具体的，可以在第一隔离层40a先沉积第二牺牲层502a，再依次交替上沉积第二牺牲层502a和第二层间绝缘层501。第二层间绝缘层501可以与第一层间绝缘层201的材料相同，第二牺牲层502a的材料可以与第一牺牲层202a的材料相同。其中，所述第一隔离层40a可以分别与所述第一层间绝缘层201和所述第二层间绝缘层501接触。
请参见图3中的步骤S600-步骤S700和图4g-4k。
步骤S600：形成贯穿所述第二堆叠结构50a和部分所述第一隔离层40a的第二沟道结构60。
步骤S700：在所述第一隔离层40a中形成第一电连接部41和第一隔离部42。
如图4g所示，刻蚀所述第二堆叠结构50a和部分所述第一隔离层40a，以形成与所述第一沟道结构30对应的第二沟道孔601。第一隔离层40a在刻蚀第二堆叠结构50a时作为刻蚀停止层，即刻蚀第一隔离层40a的速率小于刻蚀第二堆叠结构50a的速率，因此刻蚀比较容易停在第一隔离层40a中，这样可以减小刻蚀第二沟道孔601时对第一沟道结构30的顶部造成损伤。
如图4h所示，第二沟道孔601具有位于所述第一隔离层40a中的端部6011，当所述第一隔离层40a为P型半导体材料，第一沟道层31和半导体层10的材料为N型掺杂时，通过所述第二沟道孔601对所述第一隔离层40a进行N型掺杂，以形成与第一沟道结构30对应的N型掺杂的第一电连接部41。第一电连接部41的掺杂类型与第一沟道层31和半导体层10的掺杂类型相同。至少部分所述第一电连接部41位于所述第一沟道结构30与所述第二沟道孔601之间，使第一电连接部41与第一沟道层31的顶部接触。其中未进行所述N型掺杂的所述第一隔离层40a成为第一隔离部42，第一隔离部42的掺杂类型与第一电连接部41的掺杂类型相反。因此第一隔离部42位于所述第一电连接部41的外围，且位于所述第一堆叠结构20a和所述第二堆叠结构50a之间，第一隔离部42和第一电连接部41构成第一连接结构40。
在一实施例中，至少部分所述第一电连接部41位于所述第一沟道结构30和所述第二沟道结构60之间，且连接所述第一沟道结构30和所述第二沟道结构60。
在一实施例中，当所述第一隔离层40a为N型半导体材料时，第一沟道层31和半导体层10的材料为P型掺杂，此处需要对所述第一隔离层40a进行P型掺杂，以形成P型掺杂的第一电连接部。
对第一隔离层40a进行N型掺杂之后，还可以进行退火工艺，以使掺杂的N型离子能够扩散一定范围，比如所述第一电连接部41包围所述第二沟道孔601的端部6011。这样可以避免当第二沟道孔601与第一沟道孔301存在对准偏差时，第一电连接部41依然能够使第一沟道层31和后续形成的第二沟道层61电连接，所以这种形成第一电连接部41的工艺可以扩大第二沟道孔601的形成窗口。
在形成如图4c所示的第二堆叠结构50a之后，所述第一隔离层40a和所述第二堆叠结构50a包括所述台阶区和核心区。请参见图4d-4f，该半导体器件的制备方法还可以包括：1)如图4d所示，对位于所述台阶区的所述第二堆叠结构50a进行刻蚀，以使所述第二堆叠结构50a的边缘呈第二台阶结构51，所述第二台阶结构51露出各层所述第二牺牲层502a；2)如图4e所示，对位于所述台阶区的所述第一隔离层40a进行刻蚀，以使所述第一隔离层40a与所述第一台阶结构21和所述第二台阶结构51形成连续的阶梯结构，以在各阶梯处露出所述第一牺牲层202a、所述第一隔离层40a和所述第二牺牲层502a；3)如图4f所示，形成覆盖所述第二台阶结构51和所述第一隔离层40a的第二介质层52，第二介质层52的材料可以与第一介质层22的材料相同。
如图4i所示，在所述第二沟道孔601中沉积存储层62，存储层62包括依次沉积的第二阻挡层623、第二电荷捕获层622和第二隧穿层621。
如图4j所示，去除位于所述第二沟道孔601底部的所述存储层62，以露出所述第一电连接部41。可以通过刻蚀工艺对存储层62的底部进行冲孔，以打开存储层62的底部。
如图4k所示，在所述第一电连接部41和所述存储层62的表面沉积所述第二沟道层61，因此第二沟道层61的底部与第一电连接部41连接。
在本实施例中，第一沟道层31和第二沟道层61都可以为N型掺杂，由于第二沟道层61的底部与第一电连接部41连接，进而可以通过第一电连接部41实现第一沟道层31和第二沟道层61的电连接，还可以改善第一沟道层31和第二沟道层61的连接问题，提升良率。由于第一隔离部42还是P型，因此可以通过PN结实现第一隔离部42的绝缘效果，即不同存储串之间可以通过第一隔离部42电隔离。在本实施例中，外延层70和半导体层10可以为N型半导体材料，因此第一沟道层31可以通过半导体层10连接出去。
在一实施例中，该半导体器件的制备方法还可以包括：在所述第二堆叠结构50a的上方形成第三堆叠层(未图示)；形成位于所述第二堆叠结构50a和所述第三堆叠层之间的第二连接结构；形成贯穿所述第三堆叠层和部分所述第二连接结构的第三沟道结构，所述第三沟道结构与所述第二沟道结构60对应，且包括第三沟道层。
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第二沟道结构60(或第二沟道层61)和所述二沟道结构(第三沟道层)之间。所述第二隔离部位于所述第二电连接部的周围，且位于所述第二堆叠结构50a和所述第三堆叠层之间。
进一步的，还可以在第三堆叠层上形成第四堆叠层，在第三堆叠层和第四堆叠层之间形成第三连接结构，以及形成贯穿第四堆叠层和部分第三连接结构的第四沟道结构。第三连接结构也包括第三电连接部和第三隔离部。
因此本实施例的制备方法中，不同堆叠层中的沟道结构可以分开制备，然后通过不同堆叠层之间的连接结构中的电连接部连接。因此本实施例的制备方法可以在制备多堆栈结构时，降低工艺难度。
请参见图4l-4n，该半导体器件的制备方法还可以包括：如图4l所示，形成覆盖第二堆叠结构50a和第二介质层52的第三介质层80。具体的，在形成第二介质层52后，可以先进行化学机械研磨工艺使器件结构表面平坦化，再在平坦的表面上沉积第三介质层80，第三介质层80的材料可以与第二介质层52和第一介质层22的材料相同。
如图4m所示，该半导体器件的制备方法还包括形成贯穿第一堆叠结构20a和第二堆叠结构50a的栅线缝隙(未图示)，然后通过所述栅线缝隙将所述第一牺牲层202a和第二牺牲层502a置换为第一栅极层202和第二栅极层502。第一栅极层202和第一层间绝缘层201形成第一堆叠层20，第二栅极层502和第二层间绝缘层501形成第二堆叠层50。
如图4m所示，该半导体器件的制备方法还可以包括形成第一栅极触点2021、第一源极触点401和第二栅极触点5021。所述第一栅极触点2021贯穿所述第三介质层80、所述第二介质层52和所述第一介质层22，且与所述第一牺牲层202a连接。所述第二栅极触点5021贯穿所述第三介质层80和所述第二介质层52，且与所述第二牺牲层502a连接。所述第一源极触点401贯穿所述第三介质层80和所述第二介质层52，且与所述第一连接结构40连接。
如图4n所示，该半导体器件的制备方法还可以包括形成漏极触点611。所述漏极触点611贯穿所述第三介质层80，且与所述第二沟道结构60的顶部连接。
请参见图1，该半导体器件的制备方法还可以包括形成第二源极触点101，所述第二源极触点101贯穿所述第三介质层80、所述第二介质层52和所述第一介质层22，且与所述半导体层10连接。
其中，第一栅极触点2021和第二栅极触点5021将第一栅极层202和第二栅极层502连接到字线，第一源极触点401将第一连接结构40连接到控制电路，第二源极触点101将半导体层10连接到源极线，漏极触点611将第二沟道层61连接到位线。
本发明实施例提供的半导体器件的制备方法，将第一沟道结构30和第二沟道结构60分开形成，且在第一堆叠结构20a和第二堆叠结构50a之间形成第一连接结构40，在第一隔离层40a变成第一连接结构40之前，第一隔离层40a作为刻蚀停止层，因此可以减少形成第二沟道孔601时对第一沟道结构30的顶部造成损伤。形成第一连接结构40后，由于第一电连接部41可以将第一沟道层31和第二沟道层61连接，第一隔离部42可以将各存储串之间隔离，因此可以通过不断堆叠连接结构和堆叠层来增加存储密度，且工艺难度低。另外，由于通过N型掺杂形成的第一电连接部41范围可以较大，因此可以扩大第二沟道孔601的工艺窗口。
请参阅图5，图5是本发明实施例提供的存储器的结构示意图。该存储器200可以是三维存储器，例如3D NAND、3D NOR存储器。
该存储器200包括半导体器件201和外围电路202，所述半导体器件201可以为上述实施例中任一种半导体器件，所述外围电路202可以为COMS(互补金属氧化物半导体)。该外围电路202与所述半导体器件201电连接，以与半导体器件201传输信号。外围电路202可用于逻辑运算以及通过金属连线控制和检测上述半导体器件201中各存储单元的开关状态，实现数据的存储和读取。
其中，半导体器件201包括：半导体层；第一堆叠层，所述第一堆叠层位于所述半导体层上；第一沟道结构，所述第一沟道结构贯穿所述第一堆叠层；第一连接结构，所述第一连接结构位于所述第一堆叠层和所述第一沟道结构上；第二堆叠层，所述第二堆叠层位于所述第一连接结构上；以及第二沟道结构，所述第二沟道结构贯穿所述第二堆叠层和部分所述第一连接结构，所述第二沟道结构与所述第一沟道结构对应。
请参阅图6，图6是本发明实施例提供的存储系统的结构示意图。该存储系统300包括存储器301和控制器302，该存储器301可以是上述任意实施例中的存储器，该存储器301可以包括上述实施例中的任一种半导体器件，该控制器302与所述存储器301电连接，用于控制所述存储器301存储数据，存储器301可基于控制器302的控制而执行存储数据的操作。
在一些实施方式中，存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。
该存储器301中的半导体器件包括：半导体层；第一堆叠层，所述第一堆叠层位于所述半导体层上；第一沟道结构，所述第一沟道结构贯穿所述第一堆叠层；第一连接结构，所述第一连接结构位于所述第一堆叠层和所述第一沟道结构上；第二堆叠层，所述第二堆叠层位于所述第一连接结构上；以及第二沟道结构，所述第二沟道结构贯穿所述第二堆叠层和部分所述第一连接结构，所述第二沟道结构与所述第一沟道结构对应。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (23)

1.一种半导体器件，其特征在于，所述半导体器件包括：
半导体层；
第一堆叠层，所述第一堆叠层位于所述半导体层上；
第一沟道结构，所述第一沟道结构贯穿所述第一堆叠层；
第一连接结构，所述第一连接结构位于所述第一堆叠层和所述第一沟道结构上；
第二堆叠层，所述第二堆叠层位于所述第一连接结构上；
第二沟道结构，所述第二沟道结构贯穿所述第二堆叠层和部分所述第一连接结构，所述第二沟道结构与所述第一沟道结构对应。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一连接结构包括第一电连接部和第一隔离部，至少部分所述第一电连接部位于所述第一沟道结构和所述第二沟道结构之间，且连接所述第一沟道结构和所述第二沟道结构；所述第一隔离部位于所述第一电连接部的外围，且位于所述第一堆叠层和所述第二堆叠层之间。
3.根据权利要求2所述的半导体器件，其特征在于，所述第二沟道结构包括位于所述第一连接结构中的端部，所述第一电连接部包围所述第二沟道结构的所述端部。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一连接结构的材质包括半导体材料。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一隔离部为P型半导体材料，所述第一电连接部为N型半导体材料。
6.根据权利要求4所述的半导体器件，其特征在于，所述第一堆叠层包括交替层叠设置的第一层间绝缘层和第一栅极层，所述第二堆叠层包括交替层叠设置的第二层间绝缘层和第二栅极层；所述第一连接结构与所述第一栅极层之间具有第一绝缘层，且与所述第二栅极层之间具有第二绝缘层。
7.根据权利要求6所述的半导体器件，其特征在于，所述第一堆叠层和所述第二堆叠层包括台阶区，所述第一堆叠层在所述台阶区呈第一台阶结构，所述第二堆叠层在所述台阶区呈第二台阶结构，所述第一连接结构与所述第一台阶结构和所述第二台阶结构形成连续的阶梯结构；所述半导体器件还包括：
覆盖所述第一台阶结构、所述第二台阶结构和第一连接结构的介质层。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
第一栅极触点，所述第一栅极触点贯穿所述介质层，且与所述第一栅极层连接；
第二栅极触点，所述第二栅极触点贯穿所述介质层，且与所述第二栅极层连接；
第一源极触点，所述第一源极触点贯穿所述介质层，且与所述第一连接结构连接；
第二源极触点，所述第二源极触点贯穿所述介质层，且与所述半导体层连接；
漏极触点，所述漏极触点与所述第二沟道结构的顶部连接。
9.根据权利要求4所述的半导体器件，其特征在于，所述第一沟道结构包括第一沟道层，所述第二沟道结构包括第二沟道层；所述半导体层、所述第一沟道层、所述第二沟道层和所述第一电连接部的掺杂类型相同，所述第一隔离部的掺杂类型与所述第一电连接部的掺杂类型相反。
10.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括：
第二连接结构，所述第二连接结构位于第二堆叠层和所述第二沟道结构上；
第三堆叠层，所述第三堆叠层位于所述第二连接结构上；
第三沟道结构，所述第三沟道结构贯穿所述第三堆叠层和部分所述第二连接结构，所述第三沟道结构与所述第二沟道结构对应；
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第一沟道结构和所述第二沟道结构之间；所述第二隔离部位于所述第二电连接部的外围，且位于所述第一堆叠层和所述第二堆叠层之间。
11.一种如权利要求4-9任一项所述的半导体器件的操作方法，其特征在于，所述操作方法包括：
对所述第二沟道结构的顶部施加位线电压；
对所述第一连接结构施加大于所述位线电压的擦除电压；以及
对所述半导体层施加小于所述擦除电压的源极电压，以实现对所述第一沟道结构和所述第二沟道结构的擦除操作。
12.一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括：
提供半导体层；
在所述半导体层上形成第一堆叠结构；
形成贯穿所述第一堆叠结构的第一沟道结构；
在所述第一堆叠结构和所述第一沟道结构上形成第一隔离层；
在所述第一隔离层上形成第二堆叠结构；
形成贯穿所述第二堆叠结构和部分所述第一隔离层的第二沟道结构，所述第二沟道结构与所述第一沟道结构对应。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
在所述第一隔离层中形成第一电连接部和第一隔离部，所述第一电连接部与所述第一沟道结构对应，所述第一隔离部位于所述第一电连接部的外围，且位于所述第一堆叠结构和所述第二堆叠结构之间；
其中，至少部分所述第一电连接部位于所述第一沟道结构和所述第二沟道结构之间，且连接所述第一沟道结构和所述第二沟道结构。
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第一隔离层为P型半导体材料；所述形成贯穿所述第二堆叠结构和部分所述第一隔离层的第二沟道结构的步骤和所述在所述第一隔离层中形成第一电连接部和第一隔离部第二堆叠结构的步骤，包括：
刻蚀所述第二堆叠结构和部分所述第一隔离层，以形成与所述第一沟道结构对应的第二沟道孔；
通过所述第二沟道孔对所述第一隔离层进行N型掺杂，以形成第一电连接部，至少部分所述第一电连接部位于所述第一沟道结构与所述第二沟道孔之间，其中未进行所述N型掺杂的所述第一隔离层成为所述第一隔离部；
在所述第二沟道孔中沉积存储层；
去除位于所述第二沟道孔底部的所述存储层，以露出所述第一电连接部；
在所述第一电连接部和所述存储层的表面沉积第二沟道层。
15.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第二沟道结构具有位于所述第一隔离层中的端部，所述第一电连接部包围所述第二沟道结构的所述端部。
16.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第一堆叠结构包括交替层叠设置的第一层间绝缘层和第一牺牲层，所述第一堆叠结构包括台阶区；所述在所述半导体层上形成第一堆叠结构的步骤之后，所述半导体器件的制备方法还包括：
对位于所述台阶区的所述第一堆叠结构进行刻蚀，以使所述第一堆叠结构的边缘呈第一台阶结构，所述第一台阶结构露出各层所述第一牺牲层；
形成覆盖所述第一台阶结构的第一介质层，所述第一隔离层还位于所述第一介质层上。
17.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述在所述第一隔离层上形成第二堆叠结构的步骤，包括：
在所述第一隔离层上先沉积第二层间绝缘层，再依次交替沉积第二牺牲层和第二层间绝缘层。
18.根据权利要求17所述的半导体器件的制备方法，其特征在于，所述第一隔离层和所述第二堆叠结构包括所述台阶区，所述在所述第一隔离层上形成第二堆叠结构的步骤之后，所述半导体器件的制备方法还包括：
对位于所述台阶区的所述第二堆叠结构进行刻蚀，以使所述第二堆叠结构的边缘呈第二台阶结构，所述第二台阶结构露出各层所述第二牺牲层；
对位于所述台阶区的所述第一隔离层进行刻蚀，以使所述第一隔离层与所述第一台阶结构和所述第二台阶结构形成连续的阶梯结构，以在各阶梯处露出所述第一牺牲层、所述第一隔离层和所述第二牺牲层；
形成覆盖所述第二台阶结构和所述第一隔离层的第二介质层。
19.根据权利要求18所述的半导体器件的制备方法，其特征在于，所述第一隔离部和所述第一电连接部构成第一连接结构；所述半导体器件的制备方法还包括：
形成贯穿所述第二介质层和所述第一介质层，且与所述第一牺牲层连接的第一栅极触点；
形成贯穿所述第二介质层，且与所述第二牺牲层连接的第二栅极触点；
形成贯穿所述第二介质层，且与所述第一连接结构连接的第一源极触点；
形成贯穿所述第二介质层和所述第一介质层，且与所述半导体层连接的第二源极触点；
形成与所述第二沟道结构的顶部连接的漏极触点。
20.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括：
在所述第二堆叠结构的上方形成第三堆叠层；
形成位于所述第二堆叠结构和所述第三堆叠层之间的第二连接结构；
形成贯穿所述第三堆叠层和部分所述第二连接结构的第三沟道结构，所述第三沟道结构与所述第二沟道结构对应；
其中，所述第二连接结构包括第二电连接部和第二隔离部，至少部分所述第二电连接部位于所述第二沟道结构和所述第三沟道结构之间；所述第二隔离部位于所述第二电连接部的外围，且位于所述第二堆叠结构和所述第三堆叠层之间。
21.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述第一沟道结构包括第一沟道层，所述第二沟道结构包括第二沟道层；所述半导体层、所述第一沟道层、所述第二沟道层和所述第一电连接部的掺杂类型相同，所述第一隔离部的掺杂类型与所述第一电连接部的掺杂类型相反。
22.一种存储器，其特征在于，包括：
如权利要求1-10任一项所述的半导体器件；
外围电路，所述外围电路与所述半导体器件电连接。
23.一种存储系统，其特征在于，包括：
权利要求22所述的存储器；
控制器，所述控制器与所述存储器电连接，用于控制所述存储器存储数据。
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