CN112838094A - 三维存储器件 - Google Patents

Abstract

本申请提供了一种三维存储器件，包括：衬底，在该衬底上限定有核心区及与核心区相邻的台阶区，核心区可包括第一区域和第二区域，第二区域可位于第一区域与台阶区之间；堆叠层，可位于衬底上，该堆叠层可包括交替堆叠的绝缘层和栅极层；沟道结构，可贯穿位于第一区域的堆叠层；以及第一虚拟沟道结构，可贯穿位于第二区域的堆叠层，该第一虚拟沟道结构在衬底的表面的正投影可为条形轮廓。根据本申请的三维存储器件通过将邻近沟道结构处的常规圆形虚拟沟道结构改进为条形虚拟沟道结构，可改善填充不充分而导致的漏电现象，和/或可改善选择性外延生长层异常的问题，避免引起硅损伤，明显改善了存储器件的性能。

Description

三维存储器件

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种具有条形虚拟沟道的三维存储器件。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在三维存储器件中，一般采用栅叠层结构和沟道结构来提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用虚拟沟道结构提供机械支撑。三维存储器件通常包括多个层叠在衬底上的氧化物和氮化物的堆叠层，以及在堆叠层中制作的沟道孔、虚拟沟道孔和沟槽。然而，在沟道孔和虚拟沟道孔的制备过程中，容易出现刻蚀不足(under etch)或选择性外延生长(Selective Epitaxial Growth，SEG)异常的问题，容易导致漏电现象，影响三维存储器件的性能。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。

发明内容

本申请提供可至少部分地解决现有技术中存在的上述问题的一种三维存储器件。

本申请的实施方式旨在提供一种三维存储器件，其可包括：衬底，在该衬底上可限定有核心区及与核心区相邻的台阶区，核心区可包括第一区域和第二区域，第二区域可位于第一区域与台阶区之间；堆叠层，可位于衬底上，该堆叠层可包括交替堆叠的绝缘层和栅极层；沟道结构，可贯穿位于第一区域的堆叠层；以及第一虚拟沟道结构，可贯穿位于第二区域的堆叠层，该第一虚拟沟道结构在衬底的表面的正投影可为条形轮廓。

在示例性实施方式中，三维存储器件还可包括第二虚拟沟道结构，该第二虚拟沟道结构可贯穿位于台阶区的堆叠层。

在示例性实施方式中，第二虚拟沟道结构在衬底的表面的正投影可为圆形轮廓。

在示例性实施方式中，沟道结构在衬底的表面的正投影可为圆形轮廓，且第二虚拟沟道结构的圆形轮廓的直径可大于沟道结构的圆形轮廓的直径。

在示例性实施方式中，第一虚拟沟道结构的条形轮廓的宽度尺寸可大于沟道结构的圆形轮廓的直径。

在示例性实施方式中，第一虚拟沟道结构的条形轮廓之间的间距可大于沟道结构的圆形轮廓之间的间距。

在示例性实施方式中，三维存储器件还可包括多个接触通道，该多个接触通道可位于台阶区，并且各个接触通道分别贯穿至位于台阶区的各个台阶上的栅极层。

在示例性实施方式中，多个接触通道与第二虚拟沟道结构在衬底的表面的正投影可不重叠。

在示例性实施方式中，三维存储器件还可包括底部选择栅极，底部选择栅极可设置有切口结构，该切口结构在衬底的表面的正投影可为条形轮廓。

在示例性实施方式中，切口结构在衬底的表面的正投影可覆盖第一虚拟沟道结构。

与现有技术相比，本申请的有益效果主要体现在：

1)将沟道结构与虚拟沟道结构交界处的虚拟沟道结构改进为第一虚拟沟道结构，因第一虚拟沟道结构在形成过程中在交界处不易受到应力或电子吸引力的影响而产生尖角现象，因此在后续填充过程中不会产生空隙，从而有效避免因上下两层子线相连导致的漏电现象；

2)将核心边缘沟道结构附近的M×N大虚拟沟道结构进一步改进为第一虚拟沟道结构，更有利于去除聚合物，对选择性外延生长层的生长更有利，并且多晶硅牺牲层(Sacrifice Poly，SAC Poly)去除后，不易引起硅损伤。

附图说明

通过参考附图详细描述本发明的示例性实施方式，本发明的以上和其他优点和特征将变得更加明显。

图1是示出根据本申请的一个实施方式的三维存储器件的部分的剖视图。

图2是示出根据本申请的一个实施方式的三维存储器件的部分的顶视示意图。

图3是示出根据本申请的另一实施方式的三维存储器件的部分的顶视示意图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

如本文中所使用的，“约”或“近似”包括所述值以及如由本领域普通技术人员在考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可表示在一个或多个标准偏差内，或在所述值的±30％、±20％、±10％、±5％内。

除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员所通常理解的含义相同的含义。还应理解的是，术语，诸如在常用字典中定义的那些术语，应被解释为具有与其在相关领域和本发明的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于形式化的含义进行解释。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成。

如本文所使用的，术语“层”指的是包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有比下层或上层结构的范围小的范围。进一步地，层可以是均匀的或不均匀的连续结构的区域，其中不均匀的连续结构具有比连续结构的厚度小的厚度。例如，层可以位于连续结构的顶表面与底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面进行延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其之下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(在接触层中形成互连线和/或通孔触点)和一个或多个电介质层。

如本文所使用的，术语“三维(3D)存储器件”是指在横向地定向的衬底上具有垂直地定向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND存储串)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意指名义上垂直于衬底的横向表面。

在下文中描述了本申请的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本申请。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本申请。

本申请可以以各种形式呈现，以下将描述其中一些示例。

图1是示出根据本申请的一个实施方式的三维存储器件的部分的剖视图。

如图1所示，根据一个实施方式的三维存储器件100包括衬底10、堆叠层20、沟道结构30和第一虚拟沟道结构40。其中，衬底10上可限定有核心区C及与核心区C相邻的台阶区S，核心区C可包括第一区域C1和第二区域C2，第二区域C2可位于第一区域C1与台阶区S之间。堆叠层20可位于衬底10上，堆叠层20包括交替堆叠的绝缘层21和栅极层22。沟道结构30形成于第一区域C1并贯穿堆叠层20至衬底10。第一虚拟沟道结构40形成于第二区域C2并贯穿堆叠层20至衬底10。第一虚拟沟道结构40邻近沟道结构30设置。该第一虚拟沟道结构40在衬底10的表面的正投影例如为条形轮廓。

三维存储器件100通过沟道结构30实现数据存储功能。图1所示为该三维存储器件的部分示图，并不表示三维存储器件的完整结构。

在本实施方式中，衬底10为半导体衬底。衬底10可以例如为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium OnInsulator，GOI)衬底等。衬底10还可以例如为P型掺杂衬底或N型掺杂衬底，但不限于此。本领域技术人员可以根据实际需求选择合适的材料作为衬底10。例如，在其他实施方式中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓衬底、磷化铟衬底或碳化硅衬底等。进一步地，衬底10可以包括诸如高压P型阱区(HVPW)、高压N型阱区(HVNW)、以及深N阱(DNW)等。此外，在衬底10与堆叠层20之间还可以存在其他附加层。为了简化描述，图1中未示出上述阱区和附加层。

在本实施方式中，堆叠层20包括沿垂直于衬底10的方向连续交替设置的绝缘层21和栅极层22。通过绝缘层21和栅极层22的连续交替层叠设置可以形成具有多层结构的堆叠层20。应理解，绝缘层21和栅极层22的数量和厚度不限于图1中所示的数量和厚度，在不背离本申请的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层21和栅极层22。此外，绝缘层21和栅极层22的材料不受具体限制，可以选择本领域中已知的合适的材料作为绝缘层21和栅极层22的材料。

第一区域C1和第二区域C2可表示三维存储器件100的核心区C中的两个相邻子区域。核心区C用于形成阵列存储单元串，这些存储单元串为垂直于衬底方向上形成的多个互连的存储单元，存储单元串在衬底平面内的列方向和行方向上阵列排布，行方向可以为字线方向，列方向可以为位线方向。此外，三维存储器件100的台阶区S设置于核心区C的周边。核心区C用于信息的存储。台阶区S位于三维存储器件100的端部，用于向核心区C传输控制信息，以实现信息在核心区C的读写。如图1中所示，图中左边C1+C2区域可表示三维存储器件100的核心区C，右边区域可表示三维存储器件100的台阶区S。

在本实施方式中，沟道结构30可包括依次形成的存储功能层和沟道层，以及绝缘材料的填充层。存储功能层实现存储功能，可以包括依次层叠的阻挡层、电荷存储层以及隧穿层，例如，阻挡层、电荷存储层和隧穿(Tunneling)层可以是ONO叠层、ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以是多晶硅层，填充层可以是氧化硅层。应理解，沟道结构30还可包括本领域中已知的其他层。沟道结构30通常设置于贯穿堆叠层20的沟道孔中。沟道结构30在衬底的表面的正投影例如可为圆形轮廓。

在一个实施方式中，第一虚拟沟道结构40可设置于三维存储器件100的第二区域C2中，邻近沟道结构30定位并贯穿堆叠层20至衬底10。该第一虚拟沟道结构40在衬底10的表面的正投影为例如条形轮廓。第一虚拟沟道结构40并不实际用作存储单元，而是起到例如支撑堆叠层的作用。下面参见图2具体描述根据本申请的一个实施方式的三维存储器件100的第一虚拟沟道结构40。

如图2所示，根据本申请的三维存储器件100的第一虚拟沟道结构40设置于沟道结构30与第二虚拟沟道结构50之间。其中，第一虚拟沟道结构40设置于第二区域C2中，邻近沟道结构30定位并贯穿堆叠层20至衬底10。第二虚拟沟道结构50设置于台阶区S中，邻近第一虚拟沟道结构40定位并贯穿堆叠层20至衬底10。如图所示，第二虚拟沟道结构50在衬底10的表面的正投影例如可为圆形轮廓。进一步地，沟道结构30和第二虚拟沟道结构50通常在衬底10的表面中的正投影为例如圆形轮廓，并且沟道结构30的圆形轮廓的直径可小于第二虚拟沟道结构50的圆形轮廓的直径。可替代地，沟道结构30的孔径也可等于第二虚拟沟道结构50的孔径，本申请的实施方式不限于此。另外，第一虚拟沟道结构40的条形轮廓的宽度尺寸可大于沟道结构30的圆形轮廓的直径。此外，第一虚拟沟道结构40的条形轮廓之间的间距可大于沟道结构30的圆形轮廓之间的间距。

第一虚拟沟道结构40也并不实际用作存储单元，而是起到例如支撑堆叠层或在制作期间实施工艺变化控制的作用，以保证三维存储器件内部结构形成过程中的各个工序可以安全有效进行。第一虚拟沟道结构40中可设置有贯穿堆叠层20的虚拟沟道材料层，虚拟沟道材料层在去除牺牲层时不会被去除，因而虚拟沟道材料层能够支撑第二区域的结构，使得三维存储器件的结构不易坍塌。

在本实施方式中，第二虚拟沟道结构50也并不实际用作存储单元，而是起到例如支撑堆叠层或在制作期间实施工艺变化控制的作用，以保证三维存储器件内部结构形成过程中的各个工序可以安全有效进行。第二虚拟沟道结构50可以与沟道结构30一并形成，可以与沟道结构30具有相同的结构。第二虚拟沟道结构50可以比沟道结构30具有更大的尺寸，即，沟道结构30的孔径小于第二虚拟沟道结构50的孔径。类似于上述第一虚拟沟道结构40，第二虚拟沟道结构50中可设置有贯穿堆叠层20的虚拟沟道材料层，虚拟沟道材料层在去除牺牲层时不会被去除，因而虚拟沟道材料层能够支撑台阶区结构，使得台阶区结构不易坍塌。第二虚拟沟道结构50通常设置于贯穿堆叠层20的虚拟沟道孔中。

值得注意的是，在该实施方式中，三维存储器件100还可包括多个接触通道60，该多个接触通道30可位于台阶区S，各个接触通道60分别贯穿至位于台阶区S的各个台阶上的栅极层22，以形成与各栅极层22的电连接。该多个接触通道60通常由多个第二虚拟沟道结构50包围。其中，接触通道60是指内部填充有导电材料的、起到电性连接作用的结构。位于台阶区S中的堆叠层20中的各栅极层22通过接触通道60引出，从而与后段互连线连接，形成控制信息传输的通路。进一步地，多个接触通道60与多个第二虚拟沟道结构50在衬底10所在平面上的正投影不重叠。

如前所述，由于在现有三维存储器件的沟道结构30和第二虚拟沟道结构50的实际刻蚀过程中，由于应力或电子吸引力的作用，靠近沟道结构30的最外排第二虚拟沟道结构50容易形成尖角。在后续的填充步骤中，尖角的地方可能会填充不充分，产生较大的空隙。后续的三维存储器件制备步骤包括在相邻的沟道孔之间的堆叠结构内去除栅极牺牲层以在各栅极绝缘层之间形成间隙，并向所述间隙内填充例如钨的金属以形成栅极层。因而，导致金属填充的时候，因尖角填充不充分而产生的较大空隙可使得上下两层字线相连，引起漏电现象，影响三维存储器件的性能。有益地是，根据本申请的实施方式的三维存储器件100可通过设置第一虚拟沟道结构40来有效解决上述问题。

根据本申请实施方式提供的三维存储器件100将沟道结构30和第二虚拟沟道结构50交界处的第二虚拟沟道结构改进为第一虚拟沟道结构40，而具有接触通道60的区域仍保持第二虚拟沟道结构50的设计，由于第一虚拟沟道40在交界处不易受应力或电子吸引力的作用而产生尖角，可使得填充没有空隙，从而上下两层字线不会相连。

另一方面，在沟道结构或虚拟沟道结构所处的沟道孔或虚拟沟道孔的实际刻蚀过程中，处于核心边缘区域的沟道孔也可能会出现刻蚀不足和选择性外延生长层生长异常的问题。在一些情况下，边缘沟道孔可能无法露出衬底，或外延生长层生长异常，从而导致漏电问题，进而降低所形成的存储器的电学性能。

为了解决上述问题，现有方法通常将核心边缘区域的沟道孔改为M×N的第二虚拟沟道结构，其中，M和N均是大于1的整数，诸如通常使用的4×5大虚拟沟道结构。同时，为了避免大的第二虚拟沟道结构在SONO刻蚀后引起泄漏，通常在大的第二虚拟沟道结构区域添加具有图案的底部选择栅极切口结构。然而，虽然使用M*N大的第二虚拟沟道结构，解决了核心边缘沟道孔刻蚀不足的问题。然而，对于较重的外孔聚合物而言，核心边缘孔仍然具有选择性外延生长层生长异常的问题，而这将在多晶硅牺牲层移除后引起硅损伤。有益地是，根据本申请的实施方式的三维存储器件可通过设置第一虚拟沟道结构来解决上述问题。

下面参照图3描述根据本申请的另一实施方式的三维存储器件300。为了简化描述，仅描述该三维存储器件300与前述三维存储器件100的区别之处，省略了对相同部位的重复描述。

如图3中所示，三维存储器件300包括沟道结构330和第一虚拟沟道结构340。沟道结构330形成于三维存储器件300的核心区的第一区域，并贯穿堆叠层至衬底。沟道结构330在衬底表面的正投影例如为圆形轮廓。第一虚拟沟道结构340形成于三维存储器件300的核心区的第二区域，并贯穿堆叠层至衬底。第一虚拟沟道结构340在衬底表面的正投影例如为条形轮廓。

在本实施方式中，沟道结构330可包括依次形成的存储功能层和沟道层，以及绝缘材料的填充层。存储功能层实现存储功能，可以包括依次层叠的阻挡层、电荷存储层以及隧穿层，例如，阻挡层、电荷存储层和隧穿层可以是ONO叠层、沟道层可以是多晶硅层，填充层可以是氧化硅层。应理解，沟道结构330还可包括本领域中已知的其他层。沟道结构330通常设置于贯穿堆叠层的沟道孔中。

在本实施方式中，第一虚拟沟道结构340可设置于三维存储器件300的核心区的第二区域中，并贯穿堆叠层至衬底。该第一虚拟沟道结构340在衬底的表面的正投影为例如条形轮廓。第一虚拟沟道结构340并不实际用作存储单元，而是起到例如支撑堆叠层或在制作期间实施工艺变化控制的作用，以保证三维存储器件内部结构形成过程中的各个工序可以安全有效进行。第一虚拟沟道结构340中可设置有贯穿堆叠层20的虚拟沟道材料层，虚拟沟道材料层在去除牺牲层时不会被去除，因而虚拟沟道材料层能够支撑第二区域的结构，使得三维存储器件300的结构不易坍塌。

如图所示，三维存储器件300还包括沟道结构350。沟道结构350也设置于核心区的第二区域，分别邻近沟道结构330和第一虚拟沟道结构340定位并贯穿堆叠层至衬底。即，沟道结构350设置于沟道结构330与第一虚拟沟道结构340之间。沟道结构350作用和结构与如上所述的沟道结构330基本上相同。沟道结构350可以与沟道结构330一并形成，可以与沟道结构330具有基本上相同的结构。沟道结构350可与沟道结构330具有大致相同的尺寸，即，沟道结构330的孔径大致等于沟道结构350的孔径。

如图所示，三维存储器件300还包括栅极线切口结构(gate line cut，GL CUT)360和底部选择栅极切口结构(bottom select gate cut，BSG CUT)370。其中，栅极线切口结构360从核心区C延伸至台阶区S并贯穿至衬底10。应理解，图3中仅示出了三维存储器件300的一部分存储区，并不表示三维存储器件300的整体结构。形成栅极线切口结构360的目的是为了形成阵列共源极(Array Common Source，ACS)。栅极线切口结构360中形成有导电半导体层，并在导电半导体层上形成金属层，使金属层填充满栅极线切口结构360。上述导电半导体层和上述金属层构成阵列共源极(ACS)。其中，底部选择栅极切口结构370位于第一虚拟沟道结构340所在的区域，该底部选择栅极切口结构370在衬底10的表面的正投影例如可为条形轮廓。另外，底部选择栅极切口结构370在衬底10的表面的正投影可覆盖第一虚拟沟道结构340。可选地，底部选择栅极切口结构370可具有环绕于第一虚拟沟道结构340的类似于“回”字型的图案。底部选择栅极切口结构370可隔断栅极线，形成多个可单独控制的存储区。具有“回”字型图案的底部选择栅极切口结构370可避免所形成的第一虚拟沟道结构340在SONO刻蚀后引起泄漏，确保三维存储器件300的性能。

根据本申请实施方式提供的三维存储器件300进一步将M*N大的虚拟沟道结构改进为第一虚拟沟道结构340，以及可选地添加具有类似于“回”字型图案的底部选择栅极切口结构。在这样的改进下，由于核心边缘不再具有外孔，可更有利于去除聚合物，同时对外延生长层的生长更有利，并且多晶硅牺牲层去除后，不会引起硅损伤，确保了三维存储器件300的性能。

本领域内的技术人员应明白，本申请实施方式的三维存储器件及其形成方法的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施方式不做赘述。

在结束详细描述时，本领域技术人员将理解，在基本上不脱离本发明的原理的情况下，可以对优选实施方式进行许多变化和修改。因此，本发明的所公开的优选实施方式仅在一般性和描述性意义上使用，而不是出于限制的目的。

Claims (10)

1.一种三维存储器件，包括：

衬底，在所述衬底上限定有核心区及与所述核心区相邻的台阶区，所述核心区包括第一区域和第二区域，所述第二区域位于所述第一区域与所述台阶区之间；

堆叠层，位于所述衬底上，所述堆叠层包括交替堆叠的绝缘层和栅极层；

沟道结构，贯穿位于所述第一区域的所述堆叠层；以及

第一虚拟沟道结构，贯穿位于所述第二区域的所述堆叠层，所述第一虚拟沟道结构在所述衬底的表面的正投影为条形轮廓。

2.根据权利要求1所述的三维存储器件，其中，所述三维存储器件还包括第二虚拟沟道结构，所述第二虚拟沟道结构贯穿位于所述台阶区的所述堆叠层。

3.根据权利要求2所述的三维存储器件，其中，所述第二虚拟沟道结构在所述衬底的表面的正投影为圆形轮廓。

4.根据权利要求3所述的三维存储器件，其中，所述沟道结构在所述衬底的表面的正投影为圆形轮廓，且所述第二虚拟沟道结构的圆形轮廓的直径大于所述沟道结构的圆形轮廓的直径。

5.根据权利要求4所述的三维存储器件，其中，所述第一虚拟沟道结构的条形轮廓的宽度尺寸大于所述沟道结构的圆形轮廓的直径。

6.根据权利要求5所述的三维存储器件，其中，所述第一虚拟沟道结构的条形轮廓之间的间距大于所述沟道结构的圆形轮廓之间的间距。

7.根据权利要求2所述的三维存储器件，其中，所述三维存储器件还包括多个接触通道，所述多个接触通道位于所述台阶区，并且各个接触通道分别贯穿至位于所述台阶区的各个台阶上的所述栅极层。

8.根据权利要求7所述的三维存储器件，其中，所述多个接触通道与所述第二虚拟沟道结构在所述衬底的表面的正投影不重叠。

9.根据权利要求1至8任意一项所述的三维存储器件，其中，还包括底部选择栅极，所述底部选择栅极设置有切口结构，所述切口结构在所述衬底的表面的正投影为条形轮廓。

10.根据权利要求9所述的三维存储器件，其中，所述切口结构在所述衬底的表面的正投影覆盖所述第一虚拟沟道结构。

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