CN110622311A - 垂直存储器设备 - Google Patents

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Abstract

本公开内容的各方面提供了半导体设备。该半导体设备包括：衬底、多个栅极层和多个绝缘层。多个栅极层和多个绝缘层交替地堆叠在衬底的第一区之上，并以阶梯台阶形式堆叠在衬底的第二区之上。半导体设备还包括：布置在第一区之上并穿过多个栅极层和多个绝缘层的沟道结构。该沟道结构和多个栅极层以串联配置方式形成晶体管的叠层，其中多个栅极层是用于晶体管的叠层的多个栅极。该半导体设备还包括：穿过阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于第一阶梯区的阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及布置在第一阶梯区和第二阶梯区之间的边界处的第三虚设沟道结构。

Description

垂直存储器设备
背景技术
垂直设备技术(诸如三维(3D)NAND闪存技术等)可以实现较高的数据存储密度而不需要较小的存储器单元。在一些示例中，3D NAND存储器设备包括核心区和楼梯状区。核心区包括交替的栅极层和绝缘层的叠层。交替的栅极层和绝缘层的叠层用于形成垂直堆叠的存储器单元。楼梯状区包括阶梯台阶形式的相应的栅极层以便于形成对相应栅极层的接触结构。该接触结构用于将驱动电路系统连接到相应的栅极层，以用于控制堆叠的存储器单元。
概述
本公开内容的各方面提供了半导体设备。所述半导体设备包括：衬底、多个栅极层和多个绝缘层。所述多个栅极层和所述多个绝缘层交替地堆叠在所述衬底的第一区之上，并以阶梯台阶形式堆叠在所述衬底的第二区之上。所述半导体设备还包括：布置在所述第一区之上并穿过所述多个栅极层和所述多个绝缘层的沟道结构。所述沟道结构和所述多个栅极层以串联配置方式形成晶体管的叠层，其中所述多个栅极层是用于所述晶体管的叠层的多个栅极。所述半导体设备还包括：第一虚设沟道结构，其穿过所述阶梯台阶形式的第一阶梯区来布置、第二虚设沟道结构，其穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区来布置，以及第三虚设沟道结构，其布置在所述第一阶梯区和所述第二阶梯区之间的边界处。
根据本公开内容的各方面，所述半导体设备还包括：第四虚设沟道结构，其穿过所述阶梯台阶形式的所述第一阶梯区来布置，以及第五虚设沟道结构，其穿过所述阶梯台阶形式的所述第二阶梯区来布置。所述第一虚设沟道结构和所述第二虚设沟道结构布置在第一行中，所述第四虚设沟道结构和所述第五虚设沟道结构布置在第二行中，以及所述第三虚设沟道结构布置在所述第一行和所述第二行之间。
根据本公开内容的各方面，所述半导体设备还包括：第一接触结构，其在离所述第三虚设沟道结构的大于在所述第一虚设沟道结构和所述第一接触结构之间的距离的一段距离处布置在所述第一阶梯区之上；并且第二接触结构，其在离所述第三虚设沟道结构的大于在所述第二虚设沟道结构和所述第二接触结构之间的距离的一段距离处布置在所述第二阶梯区之上。所述第一接触结构和所述第二接触结构分别导电地连接到在所述多个栅极层中的第一栅极层和第二栅极层。所述第三虚设沟道结构是布置在所述第一接触结构和所述第二接触结构之间的。
在一些实施例中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。
在一些实施例中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。
在一些实施例中，所述沟道结构和所述第三虚设沟道结构是由相同的材料形成的。
在一些实施例中，所述第三虚设沟道结构具有圆形形状。
本公开内容的各方面提供了制造半导体设备的方法。该方法将多个虚设栅极层和多个绝缘层交替地堆叠在所述半导体设备的衬底的第一区和第二区之上，在所述衬底的所述第二区之上将所堆叠的虚设栅极层和绝缘层形成为阶梯台阶形式，以及形成在所述衬底的所述第一区之上的沟道结构和在所述衬底的所述第二区之上的虚设沟道结构。所述虚设沟道结构包括：穿过所述阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及在所述第一阶梯区和所述第二阶梯区之间的边界处布置的第三虚设沟道结构。
在一些实施例中，使用修整蚀刻技术来形成在所述第二区之上的所堆叠的虚设栅极层和绝缘层的所述阶梯台阶形式。
在一些实施例中，所述第一虚设沟道结构和所述第二虚设沟道结构相邻于在所述第一阶梯区和所述第二阶梯区之间的所述边界。
根据本公开内容的各方面，该方法进一步利用多个栅极层代替所述多个虚设栅极层，并在所述衬底的所述第二区之上形成接触结构以导电地连接所述多个栅极层。所述接触结构包括分别导电地连接到在所述多个栅极层中的第一栅极层和第二栅极层的第一接触结构和第二接触结构。
在一些实施例中，所述第一接触结构在离所述第三虚设沟道结构的大于在所述第一虚设沟道结构和所述第一接触结构之间的距离的一段距离处布置在所述阶梯台阶形式的所述第一阶梯区之上；并且所述第二接触结构在离所述第三虚设沟道结构的大于在所述第二虚设沟道结构和所述第二接触结构之间的距离的一段距离处布置在所述阶梯台阶形式的所述第二阶梯区之上。
在一些实施例中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。
在一些实施例中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。
在一些实施例中，所述沟道结构和所述第三虚设沟道结构是由相同的材料形成的。
在一些实施例中，所述第三虚设沟道结构具有圆形形状。
本公开内容的各方面提供了用于设计半导体设备的布局的方法。所述方法在所述布局的第一区和第二区中布置交替的栅极层和绝缘层的叠层。所述交替的栅极层和绝缘层的叠层具有在所述第二区中的阶梯台阶形式。所述方法还在所述布局的所述第二区中布置穿过所述阶梯台阶形式的第一阶梯区的第一虚设沟道结构、穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区的第二虚设沟道结构，以及在所述第一阶梯区和所述第二阶梯区之间的边界处的第三虚设沟道结构。
根据本公开内容的各方面，所述方法在所述布局的所述第一区中布置穿过所述交替的栅极层和绝缘层的叠层的沟道结构。所述方法还在所述布局的所述第二区中布置在所述阶梯台阶形式的所述第一阶梯区中并相邻于所述第一虚设沟道结构的第一接触结构，以及在所述阶梯台阶形式的所述第二阶梯区中并相邻于所述第二虚设沟道结构的第二接触结构。
附图说明
当与附图一起阅读时，从下面的具体实施方式最好地理解本公开内容的各方面。要注意的是，根据在工业中的标准惯例，没有按比例绘制各种特征。事实上，为了论述清楚，可以任意增大或减小各种特征的尺寸。
图1A和1B示出根据本公开内容的一些实施例的半导体设备的水平横截面视图和垂直横截面视图。
图2示出概述根据本公开内容的一些实施例的用于制造半导体的示例性布局设计过程的流程图。
图3示出根据本公开内容的一些实施例的用于制造半导体设备的示例性掩模。
图4示出概述根据本公开内容的一些实施例的用于制造半导体设备的示例性制造过程的流程图。
图5示出根据本公开内容的一些实施例的在制造过程期间的半导体设备的水平横截面视图
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的诸多不同的实施例或示例。下面描述组件和布置的特定示例以简化本公开内容。这些当然仅仅是示例且并非旨在进行限制。例如，在接下来的描述中第一特征在第二特征之上或在其上的形成可以包括在其中第一特征和第二特征直接接触地形成的实施例，且还可以包括在其中另外的特征可以在第一特征和第二特征之间形成，以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开内容可以在各种示例中重复附图标记和/或字母。该重复是为了简单和清楚的目的，且本身并不规定在各种实施例和/或所论述的配置之间的关系。
此外，在空间上相对的术语诸如“在……之下”、“在……下面”、“下方”、“在……之上”、“上方”等可以在本文中为了描述的容易而用于描述一个元件或特征与另一元件或特征的关系，如在附图中所示出的。在空间上相对的术语旨在除了在附图中描绘的方位以外还包括在使用或操作中的设备的不同方位。装置可以以另外的方式被定向(旋转90度或在其它方位处)，且本文中使用的在空间上相对的描述词可以同样相应地被解释。
根据本公开内容的各方面，垂直存储器设备(例如，3D NAND存储器)可以包括在存储器设备的衬底的第一区之上的核心区。该核心区是例如在存储器设备的衬底的第一区之上的栅极层和绝缘层的叠层(例如，交替的栅极层和绝缘层)。栅极层和绝缘层的叠层可以延伸到衬底的第二区。在衬底的第二区之上的栅极层和绝缘层的叠层具有阶梯台阶形式，且还可以被称为楼梯状区。
垂直存储器设备还包括：布置在第一区之上的沟道结构。该沟道结构可以是在第一区中的多个沟道结构中的一个沟道结构。该沟道结构穿过栅极层和绝缘层来延伸，以便以串联配置方式形成晶体管的叠层，其中栅极层是晶体管的叠层的栅极。该晶体管的叠层形成垂直存储器设备的存储器单元串。该存储器单元串包括例如相对于衬底的主表面在垂直方向上串联地布置的多个存储器单元、串选择晶体管和地选择晶体管。每个存储器单元可以存储数据。
各种制造技术(诸如栅极首先制造技术、栅极最后制造技术等)可以用于制造垂直存储器设备。栅极首先制造技术比存储器单元的沟道结构更早地形成存储器单元的栅极。栅极首先制造技术使用牺牲层(也被称为虚设栅极层)来便于存储器单元的沟道结构的形成，并在沟道结构的形成之后利用存储器单元的栅极代替牺牲层。为了利用栅极代替牺牲层，移除牺牲层并随后形成栅极层。当牺牲层被移除时，在核心区中的存储器单元的沟道结构可以提供支撑以防止核心区倒塌。类似于在核心区中的沟道结构，在楼梯状区中的虚设沟道结构可以提供支撑以当牺牲层被移除时例如在牺牲层的移除期间或之后防止楼梯状区倒塌。
当数据存储密度提高时，在栅极层和绝缘层的叠层中使用的层的数量可以增加，且因此叠层可以是相对厚的。然而，在厚膜结构中成功地形成虚设沟道结构可能是有挑战性的。由于蚀刻加载效应(其为在蚀刻过程的蚀刻速率和待蚀刻的被暴露区域之间的关系)在厚膜结构中的虚设沟道结构可能是蚀刻不足的，且在一些情况下(例如当虚设沟道结构在较不密集的区域中时)，用于蚀刻虚设沟道结构的虚设沟道孔可能是不完全打开的。
本公开内容的各方面提供了在楼梯状区中的虚设沟道结构的布局设计。该布局设计满足某些距离要求，以便在牺牲栅极被移除时支撑该楼梯状区。此外，本公开内容提供了技术来在布局设计中提高虚设沟道结构的密度，例如，在蚀刻用于虚设沟道结构的虚设沟道孔时减轻蚀刻加载效应的影响。
图1A示出根据本公开内容的一些实施例的示例性半导体设备100的水平横截面视图，而图1B示出垂直横截面视图。示例性半导体设备100包括衬底101和在衬底101上形成的电路。衬底101的主表面例如在X方向和Y方向上延伸。水平横截面(例如，X-Y平面)平行于衬底101的主表面，以及垂直横截面(例如，X-Z平面)垂直于衬底101的主表面。图1A示出用于产生图1B中的垂直横截面视图的线B-B’；而图1B示出用于产生图1A中的水平横截面视图的线A-A’。
示例性半导体设备100可以是任何适当的设备，例如存储器电路、具有在半导体芯片上形成的存储器电路的半导体芯片(或裸片)、具有在半导体晶圆上形成的多个半导体裸片的半导体晶圆、半导体芯片的叠层、包括在封装衬底上组装的一个或多个半导体芯片的半导体封装等。衬底101可以是任何适当的衬底(诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底)。衬底101可以包括半导体材料，例如第IV族半导体、第III-V族化合物半导体或第II-VI族氧化物半导体。第IV族半导体可以包括Si、Ge或SiGe。衬底101可以是大块晶圆或外延层。
在各种实施例中，示例性半导体设备100包括在衬底101上形成的三维(3D)NAND存储器电路系统。示例性半导体设备100可以包括其它适当的电路系统(未示出)(诸如在衬底101或其它适当的衬底上形成的逻辑电路系统、电源电路系统等)并与3D NAND存储器电路系统适当地耦合。通常，3D NAND存储器电路系统包括存储器阵列和外围电路系统(例如，地址解码器、驱动电路、感测放大器等)。存储器阵列在核心区110中形成为垂直存储器单元串的阵列。外围电路系统在外围区(未示出)中形成。除了核心区110和外围区以外，示例性半导体设备100还包括楼梯状区120，在其中布置到在垂直存储器单元串中的存储器单元的栅极的接触结构。在垂直存储器单元串中的存储器单元的栅极相应于NAND存储器架构的字线。
特别地，在图1A和图1B的示例中，示例性半导体设备100的核心区110包括交替地堆叠以形成晶体管的叠层的栅极层105(例如，105(A)-105(I))和绝缘层104(例如，104(A)-104(I))。然而，可以利用栅极层和绝缘层的其它顺序或组合。
在一些示例中，晶体管的叠层包括存储器单元和选择晶体管(诸如地选择晶体管、串选择晶体管等)。栅极层105相应于晶体管的栅极。在一示例中，栅极层105(A)相应于地选择晶体管的栅极，栅极层105(I)相应于串选择晶体管的栅极，以及其它栅极层105(B)-105(H)相应于与地选择晶体管和串选择晶体管垂直地堆叠的存储器单元的栅极。栅极层105(B)-105(H)还可以被称为在存储器架构中的字线。栅极层105可以包括一个或多个栅极叠层材料(诸如高电介质常数(高k)栅极绝缘体层、金属栅极(MG)电极等)。绝缘层104由绝缘材料(诸如氮化硅、二氧化硅等)制成。
在核心区110中，形成多个沟道结构111(例如，111(A)-111(C))。在一些实施例中，多个沟道结构111中的每个沟道结构111具有在垂直于衬底101的主表面的方向的Z方向中延伸的支柱形状。多个沟道结构111可以沿着X方向和Y方向彼此分开地布置，且可以布置在某个适当的阵列形状(诸如沿着X方向和Y方向的矩阵阵列形状、沿着X或Y方向的之字形阵列形状、蜂窝(例如，六边形)阵列形状等)中。在一些实施例中，多个沟道结构111中的每个沟道结构111具有在X-Y平面中的圆形形状和在X-Z平面中的支柱形状。
在一些实施例中，多个沟道结构111中的每个沟道结构111由多种材料形成。例如，多个沟道结构111中的每个沟道结构111包括栅极电介质层112、半导体层113和绝缘层114。这些材料也可以具有在X-Y平面中的圆形形状，并在Z方向上延伸。栅极电介质层112形成在沟道结构111的侧壁上，并包括多个层(诸如从侧壁顺序地堆叠的隧穿绝缘层(例如，氧化硅)、电荷存储层(例如，氮化硅)和阻挡绝缘层(例如，氧化硅))。在一示例中，栅极电介质层112具有氧化物-氮化物-氧化物(ONO)叠层结构。半导体层113可以是任何适当的半导体材料(诸如多晶硅或单晶硅)，且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。绝缘层114由绝缘材料(诸如氧化硅和/或氮化硅)形成，和/或可以被形成为气隙。
沟道结构111包括其它适当的组件。例如，每个沟道结构111包括第一端结构115和第二端结构116。在一些实施例中，第一端结构115和第二端结构116由任何适当的半导体材料(诸如多晶硅或单晶硅)形成，且半导体材料可以是未掺杂的或可以包括p型或n型掺杂剂。在一些示例中，第一端结构115是地选择晶体管的源极，而第二端结构116是串选择晶体管的漏极。
此外，在图1A和图1B的示例中，栅极层105和绝缘层104的叠层延伸到示例性半导体设备100的楼梯状区120内。楼梯状区120包括多个阶梯区(例如，阶梯区140、150和160)以便于形成与栅极层105的多个接触结构(例如，接触结构145、155和165)。多个接触结构用于连接驱动电路系统，诸如在叠层中的晶体管的相应的栅极的外围电路系统中的字线驱动电路系统、地选择驱动电路系统、串选择驱动电路系统等。
要注意的是，阶梯区140、150和160可以包括相同或不同数量的堆叠的栅极层和绝缘层。在一示例中，阶梯区140、150和160包括相同数量的堆叠的栅极层和绝缘层。在另一示例中，阶梯区140和150包括相同数量的堆叠的栅极层和绝缘层，但阶梯区160包括不同数量的堆叠的栅极层和绝缘层。在另一示例中，阶梯区140和160包括相同数量的堆叠的栅极层和绝缘层，但阶梯区150包括不同数量的堆叠的栅极层和绝缘层。在图1A和图1B的示例中，阶梯区150和160包括不同数量的堆叠的栅极层和绝缘层，但阶梯区140不限于包括相同或不同数量的堆叠的栅极层和绝缘层。
在一些示例中，在楼梯状区120的不同阶梯区处选择性地移除叠层的顶部。在图1A和图1B的示例中，在阶梯区150处，移除在栅极层105(D)之上的叠层的顶部；在阶梯区160处，移除在栅极层105(C)之上的叠层的顶部。因此，可以通过单个蚀刻过程来形成用于形成接触结构155和165的接触孔。该蚀刻过程被配置为在例如阶梯区中的每个阶梯区的相应的顶栅极层处停止。也就是说，针对阶梯区150的接触孔在栅极层105(D)处停止；以及针对阶梯区160的接触孔在栅极层105(C)处停止。当接触孔被填充有金属以形成接触结构155和165时，该接触结构155与栅极层105(D)导电地连接，以及接触结构165与栅极层105(C)导电地连接。
根据本公开内容的各方面，多个虚设沟道结构穿过楼梯状区120的不同的阶梯区来形成，以当牺牲层被移除时支撑楼梯状区120免于倒塌。参考图1A，虚设沟道结构141(例如，虚设沟道结构141(A)和141(B))穿过阶梯区140来形成在接触结构145周围，虚设沟道结构151(例如，虚设沟道结构151(A)和151(B))穿过阶梯区150来形成在接触结构155周围，以及虚设沟道结构161(例如，虚设沟道结构161(A)和161(B))穿过阶梯区160来形成在接触结构165周围。
在一些实施例中，虚设沟道结构和接触结构的布局满足某些距离要求。在一实施例中，在接触结构和相邻于接触结构的虚设沟道结构之间的最小距离大于或等于第一距离。可以预先确定第一距离以防止在虚设沟道结构和相邻的接触结构之间的重叠。在图1A和图1B的示例中，在接触结构155和虚设沟道结构151(A)(或虚设沟道结构151(B))之间的最小距离大于或等于距离D1。
在一些相关的示例中，为了避免对在楼梯状区120中的虚设沟道结构141、151和161等的蚀刻不足，虚设沟道孔的孔区域(例如，相应于直径)被放大。然而，当在接触结构和相邻于接触结构的虚设沟道结构之间的距离被保持为恒定距离(例如，被允许的最小距离D1)时，虚设沟道结构的经放大的虚设沟道孔区域可能导致接触结构的较小的接触孔区域，以及因此，引起较高的接触电阻和击穿的较大风险。例如，在虚设沟道结构151(A)和接触结构155之间的距离被保持为被允许的最小距离D1，因而放大虚设沟道结构151(A)的虚设沟道孔区域可以导致接触结构155的较小的接触孔区域。
根据本公开内容的各方面，除了在接触结构周围的虚设沟道结构以外，还穿过楼梯状区布置另外的虚设沟道结构，以支撑楼梯状区并避免由于蚀刻加载效应而引起的蚀刻不足。
在一些实施例中，另外的虚设沟道结构布置在楼梯状区的两个相邻阶梯区之间。在一实施例中，第一现有虚设沟道结构和第二现有虚设沟道结构分别穿过楼梯状区的第一阶梯区和第二阶梯区来布置，以及另外的虚设沟道结构布置在第一阶梯区和第二阶梯区之间的边界处。例如，另外的虚设沟道结构与边界交叉。第二阶梯区以楼梯状区的阶梯台阶形式相邻于第一阶梯区。
在图1A和图1B的示例中，第一现有虚设沟道结构151(A)穿过第一阶梯区150来布置，第二现有虚设沟道结构161(A)穿过相邻于第一阶梯区150的第二阶梯区160来布置，以及另外的虚设沟道结构171(A)布置在第一阶梯区150和第二阶梯区160之间的边界处。因此，通过添加另外的虚设沟道结构，在阶梯区中的虚设沟道结构的密度可以得到提高而不缩小在阶梯区中的接触结构的接触孔区域。
然而，要注意的是，由于过程变化，另外的虚设沟道结构可以不确切地在两个不同的阶梯区之间的边界处。在具有大过程变化的过程中，另外的虚设沟道结构可以布置得更靠近两个不同的阶梯区中的一个阶梯区。在一些实施例中，另外的虚设沟道结构布置在两个不同的阶梯区中的一个阶梯区中，但在边界的预先确定的距离内。
在一些实施例中，另外的虚设沟道结构与接触结构交替地布置在楼梯状区中的现有虚设沟道结构的第一行和第二行之间的行中。在一实施例中，现有虚设沟道结构的第一行和第二行彼此对齐，且交替的另外的虚设沟道结构和接触结构的行以与现有虚设沟道结构的第一行和/或第二行偏移的方式来布置。
在图1A和图1B的示例中，虚设沟道结构的第一行是包括现有虚设沟道结构141(A)和151(A)的行，以及虚设沟道结构的第二行是包括现有虚设沟道结构141(B)和151(B)的行。因此，另外的虚设沟道结构171(B)可以布置在两个接触结构145和155之间。要注意的是，如果阶梯区140和150在阶梯台阶的同一层次中，则另外的虚设沟道结构171(B)布置在与现有虚设沟道结构141和151相同的层次中。然而，如果阶梯区140和150是阶梯台阶的不同层次，则另外的虚设沟道结构171(B)可以布置在阶梯区140和150之间的边界处。
在图1A中，现有虚设沟道结构141、151和161被安排为具有关于接触结构145、155和165的对称图案。要注意的是，现有虚设沟道结构141、151和161等可以被安排为具有关于接触结构145、155和165的对称图案或非对称图案。此外，每个接触结构具有在图1A中的四个相邻的现有虚设沟道结构。然而，只要对虚设沟道结构而言满足最大持续距离要求，在本公开内容中不限制针对接触结构的相邻沟道结构的数量。最大持续距离要求限制在两个虚设沟道结构之间的最大距离，以支撑在最大持续距离内的楼梯状区。在一示例中，最大持续距离要求需要在两个虚设沟道结构之间的最大距离小于或等于第二限制。可以预先确定第二限制以确保足够的支撑而没有倒塌。在图1A和图1B的示例中，在两个虚设沟道结构之间的最大距离是D2。此外，在本公开内容中不限制虚设沟道孔的形状，虽然图1A中的虚设沟道孔具有圆形形状。
根据本公开内容的各方面，栅极最后过程用于形成示例性半导体设备100，且虚设沟道结构(例如，虚设沟道结构151、161和171)在楼梯状区120中形成，以支撑楼梯状区120。在栅极最后过程期间，牺牲层(在图1B中未示出且将在图5中示出)最初代替栅极层105来被使用，因此初始叠层包括在核心区110和楼梯状区120中交替地沉积在衬底101上的牺牲层和绝缘层104。此外，例如通过在不同的阶梯台阶处选择性地移除叠层的顶部来在楼梯状区120中形成阶梯台阶。在一示例中，通过修整和蚀刻过程来形成阶梯台阶。然后，在核心区110中形成沟道结构111，以及在楼梯状区120中形成虚设沟道结构151、161和171。
此外，牺牲层由栅极层105代替以形成在核心区110中的晶体管的栅极。在一示例中，栅极线狭缝(GLS)被蚀刻为在叠层中的沟槽。到牺牲层的蚀刻剂经由GLS被涂敷以移除牺牲层。在一示例中，牺牲层由氮化硅制成，且热硫酸(H2SO4)经由GLS被涂敷以移除牺牲层。此外，经由GLS，形成在核心区中的晶体管的栅极。在一示例中，栅极由高k电介质层、胶层和金属层形成。高k电介质层可以包括提供相对大的电介质常数的任何适当的材料(诸如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锶钛(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等)。胶层可以包括耐熔金属(诸如钛(Ti)、钽(Ta)和它们的氮化物，诸如TiN、TaN、W2N、TiSiN、TaSiN等)。金属层包括具有高导电性的金属(诸如钨(W)、铜(Cu)等)。
要注意的是，当牺牲层被移除时，沟道结构111支撑在核心区110中的绝缘层104的叠层，且虚设沟道结构151、161和171等支撑在楼梯状区120中的绝缘层104的叠层。
在一实施例中，虚设沟道结构151、161和171等与沟道结构111一起形成，以及因此，虚设沟道结构151、161和171等由与沟道结构111相同的材料形成。在另一实施例中，虚设沟道结构151、161和171等例如使用掩模层由与沟道结构111不同的材料形成，以区分开核心区110和楼梯状区120。
图2示出概述根据本公开内容的实施例的示例性过程200的流程图。过程200用于产生半导体设备(例如，3D NAND存储器设备)的布局设计以及然后，制造根据该布局设计的半导体设备。过程200开始并继续进行到S210。
在S210处，过程200在布局的第一区和第二区中布置交替的栅极层和绝缘层的叠层。交替的栅极层和绝缘层的叠层以阶梯台阶形式布置在第二区中。
在图1A和图1B的示例中，交替的栅极层105和绝缘层104的叠层布置在第一区110和第二区120中。第二区120具有阶梯台阶形式。
在S220处，过程200在布局的第一区中布置穿过交替的栅极层和绝缘层的叠层的沟道结构。该沟道结构和栅极层形成晶体管的叠层，其中栅极层是晶体管的栅极。晶体管的叠层可以用作存储器设备的存储器单元以存储数据。晶体管的叠层还包括地选择晶体管和串选择晶体管等。
在图1A和图1B的示例中，沟道结构111穿过交替的栅极层105和绝缘层104的叠层布置在第一区110中。
在S230处，过程200在布局的第二区中在阶梯台阶形式的第一阶梯区中布置第一接触结构以连接到第一栅极层，以及在阶梯台阶形式的第二阶梯区中布置第二接触结构以连接到第二栅极层。第二阶梯区相邻于第一阶梯区。
在图1A和图1B的示例中，第一接触结构155布置在第一阶梯区150中以连接第一栅极层105(D)，以及第二接触结构165布置在第二阶梯区160中以连接第二栅极层105(C)。第二阶梯区160相邻于第一阶梯区150。
在A240处，过程200在布局的第二区中布置穿过第一阶梯区并相邻于第一接触结构的第一虚设沟道结构以及穿过第二阶梯区并相邻于第二接触结构的第二虚设沟道结构。在一实施例中，在虚设沟道结构中的一个虚设沟道结构和相邻于虚设沟道结构中的一个虚设沟道结构的接触结构中的一个接触结构之间的最小距离大于或等于第一限制。此外，在虚设沟道结构中的两个虚设沟道结构之间的最大距离小于或等于第二限制。可以根据过程规则来预先确定第一限制和第二限制。
在图1A和图1B的示例中，第一虚设沟道结构151(A)穿过第一阶梯区150并相邻于第一接触结构155来布置，以及第二虚设沟道结构161(A)穿过第二阶梯区160并相邻于第二接触结构165来布置。在第一接触结构155和第一虚设沟道结构151(A)之间的最小距离是D1。在第一接触结构151(A)和151(B)之间的最大距离是D2。D1和D2两者都根据过程规则来被预先确定。
在S250处，过程200在布局的第二区中在第一阶梯区和第二阶梯区之间的边界处布置第三虚设沟道结构。
在图1A和图1B的示例中，第三虚设沟道结构171(A)布置在第一阶梯区150和第二阶梯区160之间的边界处。如上所述，要注意的是，由于大过程变化，第三虚设沟道可以不确切地布置在该边界处。替代地，第三虚设沟道可以布置得更靠近两个阶梯区中的一个阶梯区。
在S260处，过程200根据所布置的结构来产生布局文件。布局可以具有多个层，诸如用于限定在第一区中的沟道结构和在第二区中的虚设沟道结构的沟道层、用于限定在第二区中的接触结构的接触层等。然后过程200终止。
在一些实施例中，布局文件用于制造半导体设备(诸如示例性半导体设备100)。在一示例中，根据该布局文件来产生一组掩模。然后，在栅极最后过程中使用该组掩模以制造示例性半导体设备100。
图3示出根据本公开内容的一些实施例的示例性掩模300。掩模300根据在布局中的沟道层来产生。掩模300包括相应于核心区110的核心区域310和相应于楼梯状区120的楼梯状区域320。核心区域310包括限定沟道孔和沟道结构的形状的多个圆形形状311。楼梯状区域320包括限定虚设沟道孔和虚设沟道结构的形状的多个圆形形状321。掩模300用于创建在核心区110中的沟道孔和在楼梯状区120中的虚设沟道孔。
图4示出概述根据本公开内容的一些实施例的示例性过程400的流程图。过程400用于根据一组掩模在栅极最后过程期间制造半导体设备。过程400开始并继续进行到S410。
在S410处，过程400在半导体设备的衬底的第一区和第二区之上堆叠多个虚设栅极层和多个绝缘层。在一些实施例中，交替地堆叠多个虚设栅极层和多个绝缘层。
在S420处，过程400在衬底的第二区之上将堆叠的虚设栅极层和绝缘层形成为阶梯台阶形式。在一实施例中，使用修整蚀刻技术来形成在第二区之上的堆叠的虚设栅极层和绝缘层的阶梯台阶形式。
在S430处，过程400形成在衬底的第一区之上的沟道结构和在衬底的第二区之上的虚设沟道结构。虚设沟道结构包括穿过阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于第一阶梯区的阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及布置在第一阶梯区和第二阶梯区之间的边界处的第三虚设沟道结构。第一和第二阶梯区可以相应于阶梯台阶的不同层次。然后过程400终止。
在一实施例中，第一虚设沟道结构和第二虚设沟道结构布置为相邻于在第一阶梯区和第二阶梯区之间的边界。
在一些实施例中，过程400利用多个栅极层代替多个虚设栅极层，并在衬底的第二区之上形成接触结构以导电地连接多个栅极层。
在一实施例中，接触结构包括分别导电地连接在多个栅极层中的第一栅极层和第二栅极层的第一接触结构和第二接触结构。
在一实施例中，第一接触结构布置在阶梯台阶形式的第一阶梯区之上并相邻于第一虚设沟道结构，以及第二接触结构布置在阶梯台阶形式的第二阶梯区之上并相邻于第二虚设沟道结构。
在一实施例中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。
在一实施例中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。
在一实施例中，沟道结构和虚设沟道结构是由相同的材料形成的。
在一实施例中，虚设沟道结构中的一个虚设沟道结构被形成为具有圆形形状。
图5示出根据本公开内容的一些实施例的在沟道蚀刻过程之后的栅极最后过程期间的示例性半导体设备100的水平横截面视图。在一示例中，沟道蚀刻过程根据掩模300来产生沟道孔和虚设沟道孔。根据图1B中的线A-A’来产生水平横截面视图。
在栅极最后过程期间，牺牲层(还被称为虚设栅极层)503(例如，503(A)-503(I))最初代替栅极层105被使用，因而初始叠层包括在核心区110和楼梯状区120中交替地沉积在衬底101上的牺牲层503和绝缘层104。此外，例如通过在不同阶梯台阶处选择性地移除叠层的顶部来在楼梯状区120中形成阶梯台阶。在一示例中，适当地执行平坦化过程以得到相对平坦的表面。
然后，光刻技术可以用于根据掩模300来限定在光刻胶和/或硬掩模层中的图案，且蚀刻技术可以用于将图案传送到牺牲层503和绝缘层105的叠层中。因此，在核心区110中形成沟道孔311，以及在楼梯状区120中形成虚设沟道孔551、561和571。
此后，在沟道孔中形成沟道结构，以及在虚设沟道孔中形成虚设沟道结构。在一些实施例中，虚设沟道结构可以与沟道结构一起形成，因而虚设沟道结构由与沟道结构相同的材料形成。在一些实施例中，虚设沟道结构由与沟道结构不同的材料形成。
在一示例中，形成沟道结构111和虚设沟道结构151、161和171。在核心区110中形成沟道结构111，以及在楼梯状区120中形成虚设沟道结构151、161和171。在一些实施例中，虚设沟道结构151、161和171可以由与沟道结构111相同的材料形成。在一些实施例中，虚设沟道结构151、161和171可以由与沟道结构111不同的材料形成。
在一些实施例中，栅极线狭缝(GLS)用于利用栅极层105代替牺牲层503。在一示例中，GLS被蚀刻为叠层中的沟槽。到牺牲层的蚀刻剂经由GLS被涂敷以移除牺牲层。牺牲层由氮化硅制成，且热硫酸(H2SO4)经由GLS被涂敷以移除牺牲层。此外，经由GLS，形成在核心区中的晶体管的栅极叠层。在一示例中，栅极叠层由高k电介质层、胶层和金属层形成。高k电介质层可以包括提供相对大的电介质常数的任何适当的材料(诸如氧化铪(HfO2)、氧化铪硅(HfSiO4)、氮氧化铪硅(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锶钛(SrTiO3)、氧化锆硅(ZrSiO4)、氧化铪锆(HfZrO4)等)。胶层可以包括耐熔金属(诸如钛(Ti)、钽(Ta)和它们的氮化物，诸如TiN、TaN、W2N、TiSiN、TaSiN等)。金属层包括具有高导电性的金属，诸如钨(W)、铜(Cu)等。
栅极最后过程继续以例如利用隔板材料(例如，氧化硅)和公共源极材料(例如，钨)填充GLS以形成接触结构145、155和165等，并形成金属迹线等。
前文概述几个实施例的特征，使得本领域中的技术人员可以更好地理解本公开内容的各方面。本领域中的技术人员应认识到的是，其可以容易地使用本公开内容作为用于设计或修改用于实施相同的目的和/或实现本文所介绍的实施例的相同优点的其它过程和结构的基础。本领域中的技术人员还应认识到的是，这样的等效结构不偏离本公开内容的精神和范围，以及它们可以做出各种改变、替代和变更而不偏离本公开内容的精神和范围。

Claims (20)

1.一种半导体设备，包括：
衬底；
多个栅极层和多个绝缘层，其交替地堆叠在所述衬底的第一区之上，所述多个栅极层和所述多个绝缘层以阶梯台阶形式堆叠在所述衬底的第二区之上；
沟道结构，其布置在所述第一区之上并穿过所述多个栅极层和所述多个绝缘层，并且所述沟道结构和所述多个栅极层以串联配置方式形成晶体管的叠层，其中所述多个栅极层是用于所述晶体管的叠层的多个栅极；
第一虚设沟道结构，其穿过所述阶梯台阶形式的第一阶梯区来布置；
第二虚设沟道结构，其穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区来布置；以及
第三虚设沟道结构，其布置在所述第一阶梯区和所述第二阶梯区之间的边界处。
2.根据权利要求1所述的半导体设备，还包括：
第四虚设沟道结构，其穿过所述阶梯台阶形式的所述第一阶梯区来布置；以及
第五虚设沟道结构，其穿过所述阶梯台阶形式的所述第二阶梯区来布置，其中
所述第一虚设沟道结构和所述第二虚设沟道结构布置在第一行中，
所述第四虚设沟道结构和所述第五虚设沟道结构布置在第二行中，并且
所述第三虚设沟道结构布置在所述第一行和所述第二行之间。
3.根据权利要求1所述的半导体设备，还包括：
第一接触结构，其在离所述第三虚设沟道结构的大于在所述第一虚设沟道结构和所述第一接触结构之间的距离的一段距离处布置在所述第一阶梯区之上；以及
第二接触结构，其在离所述第三虚设沟道结构的大于在所述第二虚设沟道结构和所述第二接触结构之间的距离的一段距离处布置在所述第二阶梯区之上。
4.根据权利要求3所述的半导体设备，其中，所述第一接触结构和所述第二接触结构分别导电地连接到在所述多个栅极层中的第一栅极层和第二栅极层。
5.根据权利要求3所述的半导体设备，其中，所述第三虚设沟道结构是布置在所述第一接触结构和所述第二接触结构之间的。
6.根据权利要求3所述的半导体设备，其中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。
7.根据权利要求1所述的半导体设备，其中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。
8.根据权利要求1所述的半导体设备，其中，所述沟道结构和所述第三虚设沟道结构是由相同的材料形成的。
9.根据权利要求1所述的半导体设备，其中，所述第三虚设沟道结构具有圆形形状。
10.一种制造半导体设备的方法，包括：
将多个虚设栅极层和多个绝缘层交替地堆叠在所述半导体设备的衬底的第一区和第二区之上；
在所述衬底的所述第二区之上将所堆叠的虚设栅极层和绝缘层形成为阶梯台阶形式；以及
形成在所述衬底的所述第一区之上的沟道结构和在所述衬底的所述第二区之上的虚设沟道结构，所述虚设沟道结构包括：穿过所述阶梯台阶形式的第一阶梯区布置的第一虚设沟道结构、穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区布置的第二虚设沟道结构，以及在所述第一阶梯区和所述第二阶梯区之间的边界处布置的第三虚设沟道结构。
11.根据权利要求10所述的方法，其中，使用修整蚀刻技术来形成在所述第二区之上的所堆叠的虚设栅极层和绝缘层的所述阶梯台阶形式。
12.根据权利要求10所述的方法，其中，所述第一虚设沟道结构和所述第二虚设沟道结构相邻于在所述第一阶梯区和所述第二阶梯区之间的所述边界。
13.根据权利要求10所述的方法，还包括：
利用多个栅极层代替所述多个虚设栅极层；以及
在所述衬底的所述第二区之上形成接触结构以导电地连接所述多个栅极层，所述接触结构包括分别导电地连接到在所述多个栅极层中的第一栅极层和第二栅极层的第一接触结构和第二接触结构。
14.根据权利要求13所述的方法，其中，所述第一接触结构在离所述第三虚设沟道结构的大于在所述第一虚设沟道结构和所述第一接触结构之间的距离的一段距离处布置在所述阶梯台阶形式的所述第一阶梯区之上；并且所述第二接触结构在离所述第三虚设沟道结构的大于在所述第二虚设沟道结构和所述第二接触结构之间的距离的一段距离处布置在所述阶梯台阶形式的所述第二阶梯区之上。
15.根据权利要求13所述的方法，其中，在每个虚设沟道结构和每个接触结构之间的最小距离大于或等于第一限制。
16.根据权利要求10所述的方法，其中，在两个邻近虚设沟道结构之间的最大距离小于或等于第二限制。
17.根据权利要求10所述的方法，其中，所述沟道结构和所述第三虚设沟道结构是由相同的材料形成的。
18.根据权利要求10所述的方法，其中，所述第三虚设沟道结构具有圆形形状。
19.一种用于设计半导体设备的布局的方法，包括：
在所述布局的第一区和第二区中布置交替的栅极层和绝缘层的叠层，所述交替的栅极层和绝缘层的叠层具有在所述第二区中的阶梯台阶形式；
在所述布局的所述第二区中布置穿过所述阶梯台阶形式的第一阶梯区的第一虚设沟道结构；
在所述布局的所述第二区中布置穿过相邻于所述第一阶梯区的所述阶梯台阶形式的第二阶梯区的第二虚设沟道结构；以及
在所述布局的所述第二区中布置在所述第一阶梯区和所述第二阶梯区之间的边界处的第三虚设沟道结构。
20.根据权利要求19所述的方法，还包括：
在所述布局的所述第一区中布置穿过所述交替的栅极层和绝缘层的叠层的沟道结构；
在所述布局的所述第二区中布置在所述阶梯台阶形式的所述第一阶梯区中并相邻于所述第一虚设沟道结构的第一接触结构；以及
在所述布局的所述第二区中布置在所述阶梯台阶形式的所述第二阶梯区中并相邻于所述第二虚设沟道结构的第二接触结构。
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