CN111293119B - 形成三维存储器设备的多分区阶梯结构的方法 - Google Patents

形成三维存储器设备的多分区阶梯结构的方法 Download PDF

Info

Publication number
CN111293119B
CN111293119B CN202010098703.8A CN202010098703A CN111293119B CN 111293119 B CN111293119 B CN 111293119B CN 202010098703 A CN202010098703 A CN 202010098703A CN 111293119 B CN111293119 B CN 111293119B
Authority
CN
China
Prior art keywords
photoresist mask
steps
region
stacked structure
partitions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010098703.8A
Other languages
English (en)
Other versions
CN111293119A (zh
Inventor
华文宇
张中
夏志良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010098703.8A priority Critical patent/CN111293119B/zh
Publication of CN111293119A publication Critical patent/CN111293119A/zh
Application granted granted Critical
Publication of CN111293119B publication Critical patent/CN111293119B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了用于形成三维(3D)存储器设备的阶梯结构的方法的实施例。在一个示例中，基于第一光刻胶掩模形成阶梯结构的第一多个台阶。第一多个台阶中的每一个包括在不同深度处的一定数量的分区。在形成第一多个台阶之后，基于第二光刻胶掩模形成阶梯结构的第二多个台阶。第二多个台阶中的每一个包括所述数量的分区。阶梯结构从第一多个台阶向第二多个台阶向下倾斜并远离3D存储器设备的存储器阵列结构。

Description

形成三维存储器设备的多分区阶梯结构的方法
本申请是申请日为2018年10月18日、申请号为201880002071.1、发明名称为“形成三维存储器设备的多分区阶梯结构的方法”的发明专利的分案申请。
技术领域
本发明的实施例涉及三维(3D)存储器设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
本文公开了3D存储器设备的多分区阶梯结构的制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储器设备的阶梯结构的方法。形成包括交错的第一材料层和第二材料层的叠层结构。在叠层结构的第一区域中图案化第一光刻胶掩模。通过对由在第一方向上修整第一光刻胶掩模和蚀刻所述叠层结构未被第一光刻胶掩模覆盖的部分构成的循环进行多次，在叠层结构的第一区域中在第一方向上的不同深度处形成第一多个分区。在叠层结构的第一区域中，在垂直于第一方向的第二方向上形成第一多个分区的多个第一台阶。在形成多个第一台阶之后，在叠层结构的第二区域中图案化第二光刻胶掩模。通过对由在第一方向上修整第二光刻胶掩模和蚀刻所述叠层结构未被第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在叠层结构的第二区域中在第一方向上的不同深度处形成第二多个分区。在叠层结构的第二区域中在第二方向上形成第二多个分区的多个第二台阶。
在另一示例中，公开了一种用于形成3D存储器设备的阶梯结构的方法。基于第一光刻胶掩模形成阶梯结构的第一多个台阶。第一多个台阶中的每一个包括在不同深度处的一定数量的分区。在形成第一多个台阶之后，基于第二光刻胶掩模形成阶梯结构的第二多个台阶。第二多个台阶中的每一个包括所述数量的分区。阶梯结构从第一多个台阶向第二多个台阶向下倾斜并远离3D存储器设备的存储器阵列结构。
在又一个示例中，一种3D存储器设备包括存储器阵列结构和阶梯结构。阶梯结构包括第一多个台阶、第二多个台阶和至少一个中间台阶。第一多个台阶中的每一个包括在第一方向上的不同深度处的第一数量的分区。第二多个台阶在垂直于第一方向的第二方向上比第一多个台阶更远离存储器阵列结构。第二多个台阶中的每一个包括第一数量的分区。至少一个中间台阶在第二方向上位于第一多个台阶和第二多个台阶之间。至少一个中间台阶中的每一个包括在第一方向上的小于第一数量的第二数量的分区。
附图说明
并入本文并形成说明书的一部分的附图示出了本发明的实施例，并且附图与说明书一起进一步用于解释本发明的原理并且使得相关领域技术人员能够作出本发明和使用本发明。
图1示出了根据本发明的一些实施例的具有阶梯结构的示例性3D存储器设备的示意图。
图2A示出了根据本发明的一些实施例的3D存储器设备的示例性阶梯结构的顶部前透视图。
图2B示出了根据本发明的一些实施例的3D存储器设备的另一示例性阶梯结构的顶部前透视图。
图3A示出了根据本发明的一些实施例的具有两个阶梯划分图案(SDP)掩模的示例性阶梯划分方案(SDS)，每个阶梯划分图案(SDP)掩模均具有三个分区。
图3B示出了根据本发明的一些实施例的具有两个SDP掩模的另一示例性SDS，每个SDP掩模均具有三个分区。
图4A-4F示出了根据本发明的各种实施例的用于形成3D存储器设备的示例性三分区阶梯结构的制造过程。
图5A示出了根据本发明的一些实施例的具有两个SDP掩模的示例性SDS，每个SDP掩模均具有四个分区。
图5B示出了根据本发明的一些实施例的具有两个SDP掩模的另一示例性SDS，每个SDP掩模均具有四个分区。
图6A-6E示出了根据本发明的各种实施例的用于形成3D存储器设备的示例性四分区阶梯结构的制造过程。
图7是根据一些实施例的用于形成3D存储器设备的示例性阶梯结构的方法的流程图。
将参考附图来描述本发明的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本发明还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地通过上下文中的用法来理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一种”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。一层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔接触)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可基于与主题半导体设备相关的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体设备，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
在一些3D存储器设备中，用于存储数据的存储单元通过堆叠储存结构(例如，存储器叠层)垂直堆叠。3D存储器设备通常包括形成在堆叠储存结构的一侧或多侧上的阶梯结构，以用于例如字线扇出的目的。随着对更高储存容量的需求持续增加，堆叠储存结构的垂直层级的数量也在增加。在一些3D NAND存储器设备中已经使用了多分区阶梯结构，其中，阶梯结构的每个台阶(层级)可以具有多个分区，以便使用相同的台阶扇出多条字线，从而减小互连布局复杂性并增加对阶梯结构的利用。
在多分区阶梯结构的制造期间，特别是在蚀刻过程期间，可能发生侧壁问题，例如顶部台阶和底部台阶之间的宽度不一致。通过阶梯划分图案(SDP)掩模设计可以在一定程度上补偿该问题。然而，由于因晶圆均匀度而导致的与蚀刻速率相关的问题，相邻底部阶梯之间存在偏差，这在偏差超过特定阈值范围时会导致产量损失。当堆叠储存结构的层级不断增加(例如，大于64个层级)时，偏差的问题会变得更严重，这是因为当使用单个SDP掩模来制造阶梯结构时偏差可以累积。
根据本发明的各种实施例提供了使用多个SDP掩模来形成3D存储器设备的多分区阶梯结构的方法。通过在形成阶梯结构时用多个SDP掩模替换传统的单个SDP掩模，可以在多个SDP掩模之间分配总偏差，从而可以减小偏置对每个单独SDP掩模和由此形成的阶梯结构的影响，例如，不超出可能导致产量损失的阈值范围，从而增加3D存储器设备的产量。
图1示出了根据本发明的一些实施例的具有阶梯结构102的示例性3D存储器设备100的示意图。3D存储器设备100可以包括位于中心的存储器阵列结构104和位于外侧的多个阶梯结构102。在一些实施例中，3D存储器设备100是NAND闪存设备，其中存储单元是以存储器阵列结构104中的NAND存储器串(未示出)的阵列的形式提供的。存储器阵列结构104可以包括任何其它合适的部件，包括但不限于栅缝隙(GLS)、贯穿阵列触点(TAC)、阵列共源级(ACS)等。
注意，x轴和y轴包括在图1中以示出晶圆平面中的两个正交方向。在一些实施例中，x方向是3D存储器设备100的字线方向，并且y方向是3D存储器设备100的位线方向。虽然图1示出了在x方向上的外侧处的两个阶梯结构102，但是应当理解，也可以在y方向上的外侧处形成额外的阶梯结构。阶梯结构102可以是用于着陆互连(例如，字线过孔触点)的功能性阶梯结构和/或用于在制造期间平衡蚀刻或化学机械抛光(CMP)过程中的负载的虚设沟道孔或虚设阶梯结构。
如图1所示，每个阶梯结构102包括在y方向上彼此分离的多个SDP区域106。如下面详细描述的，阶梯结构102可以是多分区阶梯结构，其在阶梯结构102的每个台阶中包括在y方向上的不同深度处的多个分区。多个分区可以设置在多个SDP区域106中。在一些实施例中，分区仅在SDP区域106中形成，并且每个SDP区域106包括一组分区。如下面详细描述的，与使用单个SDP掩模的传统3D存储器设备的阶梯结构相比，通过使用多个SDP掩模，可以在3D存储器设备100的阶梯结构102中减小两个相邻SDP区域106之间的距离的偏差。在一些实施例中，两个相邻SDP区域106之间的距离在x方向上大致相同。每个SDP区域106可以在x方向上延伸，例如远离存储器阵列结构104，使得可以在x方向上形成一定数量的台阶。在一些实施例中，x方向上的台阶数量等于或大于64，例如64、96、128、160、192、224、256等。
图2A示出了根据本发明的一些实施例的3D存储器设备的示例性阶梯结构200的顶部前透视图。阶梯结构200可以包括在衬底(未示出)上的叠层结构201，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。叠层结构201可以包括交错的第一材料层和不同于第一材料层的第二材料层。第一材料层和第二材料层可以在垂直方向上交替。在一些实施例中，叠层结构201可以包括在z方向上垂直堆叠的多个材料层对，每个材料层对包括第一材料层和第二材料层。叠层结构201中的材料层对的数量(例如，32、64、96或128)可以确定3D存储器设备中的存储单元的数量。
在一些实施例中，叠层结构201是堆叠储存结构，NAND存储器串被形成为穿过该堆叠储存结构。每个第一材料层包括导体层，并且每个第二材料层包括电介质层。在一些实施例中，每个导体层可以用作存储器阵列结构中的栅极线、以及终止在阶梯结构200处用于字线扇出的字线。导体层可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层包括金属，例如钨，并且电介质层包括氧化硅。
应注意，x轴、y轴和z轴包括在图2A中以进一步示出阶梯结构200中的部件的空间关系。3D存储器设备的衬底包括在x-y平面中横向延伸的两个侧面：在晶圆正面上的顶表面，其上可以形成阶梯结构200、以及在与晶圆正面相对的背面上的底表面。z轴垂直于x轴和y轴。如本文所使用的，当衬底在z方向(垂直于x-y平面的垂直方向)上位于3D存储器设备的最低平面中时，在z方向上相对于3D存储器设备的衬底确定一个部件(例如，层或器件)是在3D存储器设备的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在整个本发明中，应用了相同的概念来描述空间关系。
阶梯结构200的叠层结构201可以包括外围区域202和阶梯区域204，阶梯区域204比外围区域202更远离存储器阵列结构(未示出)。在一些实施例中，外围区域202包括没有任何分区的多个台阶。即，对于外围区域202中的每个台阶，z方向上的深度沿y方向标称上相同。在一些实施例中，外围区域202中的至少一些台阶用于形成顶部选择栅极(TSG)。阶梯区域204可以在x方向上与外围区域202中的台阶隔开一段距离。在一些实施例中，阶梯区域204包括沿x方向布置的两个阶梯区域206和208，用于随后使用两个不同的SDP掩模形成两组台阶210和212，如下面详细描述的。应当理解，阶梯区域204中的区域的数量不限于如图2A所示的2个，在其他实施例中，阶梯区域204中的区域的数量可以大于2个。
阶梯结构200的每个台阶(如图所示为“层级”)可以包括一个或多个材料层对。在一些实施例中，每个台阶的顶部材料层是用于在垂直方向上互连的导体层。在一些实施例中，阶梯结构200的每两个相邻台阶在z方向上偏移标称上相同的距离并且在x方向上偏移标称上相同的距离。因此，每个偏移可以形成“着陆区域”，以用于在z方向上与3D存储器设备的字线过孔触点互连。如图2A所示，第一组台阶210设置在第一阶梯区域206中，第二组台阶212设置在第二阶梯区域208中，并且中间台阶214在x方向上设置在第一组台阶210和第二组台阶212之间。通过形成第一组台阶210和第二组台阶212以及中间台阶214，阶梯结构200从第一组台阶210向第二组台阶212(在x方向上)向下(在z方向上)倾斜并且远离3D存储器设备的存储器阵列结构。在一些实施例中，第一组台阶210和第二组台阶212的总数量等于或大于64，例如64、96、128、160、192、224、256等。
如图2A所示，阶梯结构200可以是三分区阶梯结构，其中，第一组台阶210和第二组台阶212的每个台阶包括在y方向上的不同深度处的三个分区。在一些实施例中，第一组台阶210中的每个台阶包括在y方向上的不同深度处的三个分区216A、216B和216C，并且第二组台阶212中的每个台阶也包括在y方向上的不同深度处的三个分区218A、218B和218C。即，第一组台阶210和第二组台阶212对于每个台阶而言均包括多个分区。中间台阶214可以包括两个分区220A和220B。即，根据一些实施例，对于每个台阶，中间台阶214与第一组台阶210和第二组台阶212相比具有较少的分区。如下面详细描述的，具有较少分区的中间台阶214的形成可以取决于分别形成第一组台阶210和第二组台阶212的两个SDP掩模如何在x方向上对准(例如，第一阶梯区域206和第二阶梯区域208在x方向上是分开、邻接还是重叠)。在一些实施例中，当第二阶梯区域208在x方向上邻接第一阶梯区域206并且两个SDP掩模的边缘接触时，第一组台阶210和第二组台阶212之间的中间台阶214具有的分区数量少于第一组台阶210和第二组台阶212的分区数量。
如图2A所示，阶梯结构200可以包括在y方向上彼此分离的两个SDP区域222A和222B。根据一些实施例，每个SDP区域222A或222B包括多个台阶分区，例如，第一组台阶210的216A-216C、第二组台阶212的218A-218C、以及中间台阶214的220A和220B。在一些实施例中，SDP区域222A和222B在x方向、y方向和/或z方向上具有标称上相同的尺寸。在一些实施例中，与如上所述的一些已知3D存储器设备相比，通过使用两个SDP掩模在两个阶梯区域206和208中分两个单独步骤制造阶梯结构200的多分区台阶，可以减小两个SDP区域222A和222B之间在y方向上的距离偏差。在一些实施例中，两个SDP区域222A和222B之间的距离在x方向上大致相同。例如，在第一组台阶210中的顶部台阶处两个SDP区域222A和222B之间的距离可以与在第一组台阶210中的底部台阶处两个SDP区域222A和222B之间的距离大致相同。类似地，在第二组台阶212中的顶部台阶处两个SDP区域222A和222B之间的距离可以与在第二组台阶212中的底部台阶处两个SDP区域222A和222B之间的距离大致相同。在第一组台阶210中的顶部台阶处两个SDP区域222A和222B之间的距离也可以与在第二组台阶212中的底部台阶处两个SDP区域222A和222B之间的距离大致相同。
应当理解，取决于多个SDP掩模如何在x方向上对准(例如，相邻的阶梯区域是在x方向上分开、邻接还是重叠)，一个或多个中间台阶可以具有的分区数量与阶梯区域204中的其他台阶的分区数量相同。图2B示出了根据本发明的一些实施例的3D存储器设备的另一示例性阶梯结构230的顶部前透视图。类似于上面在图2A中描述的阶梯结构200，阶梯结构230表示多分区阶梯结构的示例，其具有沿x方向布置的两个阶梯区域206和208，以用于随后使用两个不同的SDP掩模形成两组台阶210和212。与上面在图2A中描述的第二阶梯区域208邻接第一阶梯区域206的阶梯结构200不同，在图2B中第二阶梯区域208在x方向上与第一阶梯区域206重叠。结果，第一组台阶210和第二组台阶212之间的中间台阶224包括三个分区220A、220B和220C，分区数量与第一组台阶210和第二组台阶212的分区数量相同。在一些实施例中，中间台阶224在x方向上的尺寸大于第一组台阶210和第二组台阶212的每个台阶的尺寸。应理解，以下不再重复两个阶梯结构200和230中类似结构的细节(例如，材料、制造工艺、功能等)。
图3A示出了根据本发明的一些实施例的具有两个SDP掩模的示例性阶梯划分方案(SDS)，每个SDP掩模均具有三个分区。图3B示出了根据本发明的一些实施例的具有两个SDP掩模的另一示例性SDS，每个SDP掩模均具有三个分区。图4A-4F示出了根据本发明的各种实施例的用于形成3D存储器设备的示例性三分区阶梯结构的制造过程。图7是根据一些实施例的用于形成3D存储器设备的示例性阶梯结构的方法700的流程图。图4A-4F中示出的阶梯结构的示例包括图2A-2B中所示的阶梯结构200和230。将一起描述图3A-3B、图4A-4F和图7。应当理解，方法700中所示的操作不是详尽的，可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图7中所示不同的顺序执行。
参考图7，方法700开始于操作702，在操作702中，形成包括交错的第一材料层和第二材料层的叠层结构。在一些实施例中，叠层结构是电介质叠层，并且每个第一材料层包括第一电介质层(也称为“牺牲层”)，并且每个第二材料层包括不同于第一电介质层的第二电介质层。交错的第一电介质层和第二电介质层可以交替地沉积在衬底上方。
参考图4A，在硅衬底(未示出)上方形成包括多对第一电介质层(也称为“牺牲层”)和第二电介质层(在本文中被一起称为“电介质层对”)的叠层结构402。即，根据一些实施例，叠层结构402包括交错的牺牲层和电介质层。电介质层和牺牲层可以交替地沉积在硅衬底上以形成叠层结构402。在一些实施例中，每个电介质层包括氧化硅层，并且每个牺牲层包括氮化硅层。叠层结构402可以通过一个或多个薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，叠层结构是存储器叠层，并且每个第一材料层包括导体层，并且每个第二材料层包括电介质层。可以通过栅极替换工艺形成交错的导体层和电介质层，该栅极替换工艺用导体层替换电介质叠层中的牺牲层。即，可以在对电介质叠层或存储器叠层进行栅极替换工艺之前或之后形成阶梯结构。
参考图4A，叠层结构402可以包括多对导体层和电介质层(在本文中被一起称为“导体层/电介质层对”)。即，根据一些实施例，叠层结构402包括交错的导体层和电介质层。在一些实施例中，每个电介质层包括氧化硅层，并且每个导体层包括金属层，例如钨层，或半导体层，例如多晶硅层。在一些实施例中，为了形成叠层结构402的存储器叠层，可以穿过叠层结构402形成缝隙开口(未示出)，可以通过穿过缝隙开口施加蚀刻剂来蚀刻电介质叠层中的牺牲层以形成多个横向凹槽，并且可以使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)将导体层沉积在横向凹槽中。
为了形成3D存储器设备的阶梯结构，可以首先基于第一光刻胶掩模形成阶梯结构的第一多个台阶，每个台阶包括不同深度处的多个分区。方法700前进到操作704，如图7中所示，在操作704中，在叠层结构的第一区域中图案化第一光刻胶掩模。第一光刻胶掩模包括在第一方向上彼此分离的多个第一图案。
如图3A所示，第一SDP掩模302可以是用于形成第一光刻胶掩模的光刻掩模或光刻胶掩模。根据一些实施例，第一SDP掩模302包括在y方向上彼此分离的两个图案304A和304B。每个图案304A或304B可以具有标称的矩形形状。第一SDP掩模302还可以包括在x方向上与图案304A和304B分离的外围图案306。图3A中的实线示出了覆盖下面的叠层结构的光刻胶层的边界。
如图4A所示，在叠层结构402的第一阶梯区域404中图案化具有与第一SDP掩模302相同图案的第一光刻胶掩模。第一阶梯区域404可以仅是叠层结构402的顶表面的部分，例如，约为一半。应当理解，第一阶梯区域404可以占据叠层结构402的顶表面的任何任意部分。每个图案304A或304B可以对应于SDP区域410A和410B中相应的一个。图案304A或304B的实线对应于SDP区域410A和410B中的相应一个中的分区406B的外边界。在一些实施例中，通过使用旋涂在叠层结构402的顶表面上涂覆光刻胶层，并使用光刻和显影基于第一SDP掩模302图案化所涂覆的光刻胶层来形成第一光刻胶掩模。图案化的第一光刻胶掩模可以用作蚀刻掩模以蚀刻叠层结构402的暴露部分。
方法700前进到操作706，如图7所示，在操作706中，通过对由在第一方向上修整第一光刻胶掩模和蚀刻叠层结构未被第一光刻胶掩模覆盖的部分构成的循环进行多次，在叠层结构的第一区域中在第一方向上的不同深度处形成第一多个分区。为了形成第一多个分区，可以按照台阶深度蚀刻叠层结构未被第一光刻胶掩模覆盖的部分。可以修整第一光刻胶掩模以扩大叠层结构未被第一光刻胶掩模覆盖的部分。可以按照台阶深度蚀刻叠层结构未被经修整的第一光刻胶掩模覆盖的扩大部分。基于第一多个分区的数量，对修整和蚀刻循环重复多次。在一些实施例中，在第一方向和垂直于第一方向的第二方向二者上修整第一光刻胶掩模。
如图3A所示，具有图案304A和304B以及外围图案306(由实线表示)的第一SDP掩模302可以用作第一蚀刻掩模。如图4A中所示，使用湿法蚀刻和/或干法蚀刻工艺按照台阶深度蚀刻叠层结构402未被第一蚀刻掩模(对应于分区406A)覆盖的部分。可以使用(例如，湿法蚀刻和/或干法蚀刻的)任何合适的蚀刻剂来去除暴露部分中的叠层结构402的特定厚度(例如，台阶深度)。也可以按照台阶深度蚀刻叠层结构402未被外围图案306覆盖的外围区域412。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻的厚度(例如，台阶深度)。在一些实施例中，台阶深度标称上与材料层对(例如，电介质层对或导体层/电介质层对)的厚度相同。应理解，在一些实施例中，台阶深度是材料层对的厚度的多倍。
如图3A所示，可以修整第一SDP掩模302(例如，逐渐地和向内地蚀刻)。图案304A和304B以及外围图案306的虚线示出了覆盖下面的叠层结构的经修整的光刻胶层的边界。由于其矩形形状，可以在x方向和y方向两者上修整图案304A和304B中的每一个。可以仅在x方向上修整外围图案306，这是因为它在y方向上延伸了叠层结构402的整个尺寸。具有修整图案304A和304B以及修整外围图案306(由虚线表示)的第一SDP掩模302可以用作第二蚀刻掩模。
如图4A所示，第一光刻胶掩模中的修整光刻胶层的量可以通过修整速率和/或修整时间来进行控制，并且第一光刻胶掩模中的修整光刻胶层的量可以与所得到的台阶的尺寸直接相关(例如，决定了所得到的台阶的尺寸)。可以使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来执行对第一光刻胶掩模的修整。对第一光刻胶掩模的修整可以使得叠层结构402未被第一光刻胶掩模覆盖的部分扩大。可以使用经修整的第一光刻胶掩模作为第二蚀刻掩模再次蚀刻叠层结构402的扩大的未覆盖部分，以在每个SDP区域410A或410B中的不同深度处形成三个分区406A、406B和406C。可以使用(例如，湿法蚀刻和/或干法蚀刻的)任何合适的蚀刻剂来去除扩大的暴露部分中的叠层结构402的特定厚度(例如，台阶深度)。也可以按照台阶深度再次蚀刻叠层结构402未被经修整的外围图案306覆盖的外围区域412。可以通过蚀刻速率和/或蚀刻时间来控制蚀刻厚度(例如，台阶深度)。在一些实施例中，蚀刻厚度标称上与先前蚀刻步骤中的蚀刻厚度相同。结果，相邻分区406A-406C之间的深度偏移标称上相同。应当理解，在一些实施例中，蚀刻厚度在不同的蚀刻步骤中不同，使得深度偏移在相邻分区406A-406C之间也不同。光刻胶掩模的修整过程和之后的叠层结构的蚀刻过程在本文中称为修整-蚀刻循环。修整-蚀刻循环的次数可以确定在第一阶梯区域404中形成的分区的数量。在一些实施例中，在蚀刻过程之后，通过一次修整-蚀刻循环形成每个SDP区域410A或410B中的三个分区406A-406C。
方法700前进到操作708，如图7所示，在操作708中，在叠层结构的第一区域中，在垂直于第一方向的第二方向上形成第一多个分区的多个第一台阶。如图3A所示，可以远离外围图案306在x方向上执行多次修整-蚀刻循环308，以形成第一分区的第一组台阶。
如图4A所示，远离外围区域412和存储器阵列结构(未示出)在x方向上形成分区406A-406C的第一组台阶408。第一组台阶408中的每个台阶包括两个SDP区域410A和410B中的三个分区406A-406C。可以通过如上详细描述的多次修整-蚀刻循环形成第一组台阶408。第一组台阶408的数量可以由修整-蚀刻循环的次数来确定。可以通过每次循环中经修整的光刻胶层(不同于第一光刻胶掩模)的量(例如，确定x方向上的尺寸)和每次循环中的蚀刻厚度(例如，确定z方向上的深度)来确定第一组台阶408中的每个台阶的尺寸。在一些实施例中，每次循环中经修整的光刻胶层的量标称上相同，使得第一组台阶408中的每个台阶在x方向上的尺寸标称上相同。在一些实施例中，每次循环中的蚀刻厚度标称上相同，使得第一组台阶408中的每个台阶的深度标称上相同。
为了形成3D存储器设备的阶梯结构，在形成第一多个台阶之后，可以基于第二光刻胶掩模形成阶梯结构的第二多个台阶，每个台阶包括多个分区。阶梯结构可以从第一多个台阶向第二多个台阶向下倾斜并远离3D存储器设备的存储器阵列结构。方法700前进到操作710，如图7中所示，在操作710中，在形成多个第一台阶之后，在叠层结构的第二区域中图案化第二光刻胶掩模。在一些实施例中，叠层结构的第一区域比叠层结构的第二区域更靠近3D存储器设备的存储器阵列结构。在一个示例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域分离。在另一示例中，叠层结构的第二区域在第二方向上邻接叠层结构的第一区域。在又一个示例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域重叠。在一些实施例中，第二光刻胶掩模包括在第一方向上彼此分离的多个第二图案。
如图3A中所示，第二SDP掩模310可以是用于形成第二光刻胶掩模的光刻掩模或光刻胶掩模。根据一些实施例，第二SDP掩模310包括在y方向上彼此分离的两个图案312A和312B。每个图案312A或312B可以具有一侧连接到另一个的标称矩形形状。图3A中的实线示出了覆盖下面的叠层结构的光刻胶层的边界。当使用第二SDP掩模310图案化第二光刻胶掩模时，第二SDP掩模310的图案312A和312B可以分别在y方向上与第一SDP掩模302的图案304A和304B对准。
如图4B所示，在叠层结构402的第二阶梯区域414中图案化具有与第二SDP掩模310相同图案的第二光刻胶掩模。根据一些实施例，第一阶梯区域404比第二阶梯区域414更靠近外围区域412和存储器阵列结构(未示出)。第二阶梯区域414可以仅是叠层结构402的顶表面的部分，例如，约为一半。应当理解，第二阶梯区域414可以占据叠层结构402的顶表面的任何任意部分。如图4B所示，根据一些实施例，第二阶梯区域414在x方向上邻接第一阶梯区域404。每个图案312A或312B可以对应于SDP区域410A和410B中相应的一个。图案312A或312B的实线对应于SDP区域410A和410B中的相应一个中的分区416B的外边界。在一些实施例中，通过使用旋涂在叠层结构402的顶表面上涂覆光刻胶层，并使用光刻和显影基于第二SDP掩模310图案化所涂覆的光刻胶层来形成第二光刻胶掩模。图案化的第二光刻胶掩模可以用作蚀刻掩模以蚀刻叠层结构402的暴露部分。
方法700前进到操作712，如图7中所示，在操作712中，通过对由在第一方向上修整第二光刻胶掩模和蚀刻叠层结构未被第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在叠层结构的第二区域中在第一方向上的不同深度处形成第二多个分区。为了形成第二多个分区，可以按照台阶深度蚀刻叠层结构未被第二光刻胶掩模覆盖的部分。可以修整第二光刻胶掩模以扩大叠层结构未被第二光刻胶掩模覆盖的部分。可以按照台阶深度蚀刻叠层结构未被经修整的第二光刻胶掩模覆盖的扩大部分。基于第二多个分区的数量，对修整和蚀刻循环重复多次。在一些实施例中，在第一方向和垂直于第一方向的第二方向二者上修整第二光刻胶掩模。在一些实施例中，第二多个分区的数量与第一多个分区的数量相同。
如图3A所示，具有图案312A和312B(由实线表示)的第二SDP掩模310可以用作第一蚀刻掩模。如图4B中所示，使用湿法蚀刻和/或干法蚀刻工艺按照台阶深度蚀刻叠层结构402未被第一蚀刻掩模覆盖的部分(对应于分区416A)。在一些实施例中，蚀刻厚度(例如，台阶深度)标称上与材料层对(例如，电介质层对或导体层/电介质层对)的厚度相同。应理解，在一些实施例中，台阶深度是材料层对的厚度的多倍。
如图3A所示，可以修整第二SDP掩模310(例如，逐渐地和向内地蚀刻)。图案312A和312B的虚线示出了覆盖下面的叠层结构的经修整的光刻胶层的边界。由于其矩形形状，可以在x方向和y方向二者上修整图案312A和312B中的每一个。如图3A所示，根据一些实施例，修整图案312A和312B在x方向上朝向外围图案306和存储器阵列结构(未示出)的边界314邻接第一SDP掩模302。即，第二SDP掩模310可以在x方向上被对准以接触第一SDP掩模302。具有修整图案312A和312B(由虚线表示)的第二SDP掩模310可以用作第二蚀刻掩模。
如图4B所示，第二光刻胶掩模中的修整光刻胶层的量可以通过修整速率和/或修整时间来进行控制，并且第二光刻胶掩模中的修整光刻胶层的量可以与所得到的台阶的尺寸直接相关(例如，决定了所得到的台阶的尺寸)。可以使用任何合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)来执行对第二光刻胶掩模的修整。对第二光刻胶掩模的修整可以使得叠层结构402未被第二光刻胶掩模覆盖的部分扩大。可以使用经修整的第二光刻胶掩模作为第二蚀刻掩模再次蚀刻叠层结构402的扩大的未覆盖部分，以在每个SDP区域410A或410B中的不同深度处形成三个分区416A、416B和416C。如图3A和图4B所示，根据一些实施例，第二阶梯区域414邻接第一阶梯区域404，并且在修整之后第二SDP掩模310的边界314邻接第一SDP掩模302。结果，形成中间台阶422，其具有比第一组台阶408中的分区(三个分区406A-406C)少的分区(两个分区418A和418B)。
在一些实施例中，蚀刻厚度标称上与先前蚀刻步骤中的蚀刻厚度相同。结果，相邻分区416A-416C之间的深度偏移标称上相同。应当理解，在一些实施例中，蚀刻厚度在不同的蚀刻步骤中不同，使得深度偏移在相邻分区416A-416C之间也不同。修整-蚀刻循环的次数可以确定在第二阶梯区域414中形成的分区的数量。在一些实施例中，在蚀刻过程之后，通过一次修整-蚀刻循环形成每个SDP区域410A或410B中的三个分区416A-416C。第二阶梯区域414中的分区416A-416C的数量可以与第一阶梯区域404中的分区406A-406C的数量相同。
方法700前进到操作714，如图7所示，在操作714中，在叠层结构的第二区域中，在第二方向上形成第二多个分区的多个第二台阶。如图3A所示，可以远离外围图案306在x方向上执行多次修整-蚀刻循环316，以形成第二分区的第二组台阶。
如图4C所示，远离外围区域412和存储器阵列结构(未示出)在x方向上形成分区416A-416C的第二组台阶420。第二组台阶420中的每个台阶包括两个SDP区域410A和410B中的三个分区416A-416C。可以通过如上详细描述的多次修整-蚀刻循环形成第二组台阶420。可以由修整-蚀刻循环的次数来确定第二组台阶420的数量。可以通过每次循环中经修整的光刻胶层(不同于第二光刻胶掩模)的量(例如，确定x方向上的尺寸)和每次循环中的蚀刻厚度(例如，确定z方向上的深度)来确定第二组台阶420中的每个台阶的尺寸。在一些实施例中，每次循环中经修整的光刻胶层的量标称上相同，使得第二组台阶420中的每个台阶在x方向上的尺寸标称上相同。在一些实施例中，每次循环中的蚀刻厚度标称上相同，使得第二组台阶420中的每个台阶的深度标称上相同。
如图4C所示，由此形成阶梯结构，其从第一组台阶408向第二组台阶420向下倾斜并远离外围区域412和3D存储器设备的存储器阵列结构(未示出)。第一组台阶408和第二组台阶420中的每个台阶包括相同数量(3个)的分区。通过随后如上详细描述的使用两个SDP掩模302和310形成两组台阶408和420，与一些已知的3D存储器设备相比，可以减小两个SDP区域410A和410B之间在y方向上的距离的偏差。
如图4C所示，当第二阶梯区域414邻接第一阶梯区域404时，阶梯结构包括在第一组台阶408和第二组台阶420之间的中间台阶422，其具有比第一组台阶408和第二组台阶420的分区(3个)少的分区(2个)。通过改变第一阶梯区域404和第二阶梯区域414在x方向上的相对位置以及第二SDP掩模310相对于第一SDP掩模302的对准，中间台阶的轮廓也可以改变。例如，如图3B所示，根据一些实施例，第二SDP掩模310的未修整图案312A和312B在x方向上朝向外围图案306的边界(由实线表示)邻接第一SDP掩模302，并且修整图案312A和312B在x方向上朝向外围图案306的边界318(由实线表示)与第一SDP掩模302重叠。即，第二SDP掩模310可以在修整之后在x方向上被对准以与第一SDP掩模302重叠。
如图4D所示，可以使用图3B中示出的第二SDP掩模310来图案化第二阶梯区域414中的第二光刻胶掩模。在蚀刻过程之后的一次修整-蚀刻循环之后，可以在第二阶梯区域414中形成三个分区416A、416B和416C。不同于图4B中第二阶梯区域414邻接第一阶梯区域404的示例，在图4D中，由于第一SDP掩模302和第二SDP掩模310在x方向上以如图3B所示的方式对准，因此第二阶梯区域414与第一阶梯区域404重叠。结果，与图4B的中间台阶422包括两个分区418A和418B的示例不同，在图4D中，在蚀刻过程之后的一次修整-蚀刻循环之后，中间台阶424包括三个分区418A、418B和418C。如图4E中所示，类似于图4C的示例，可以通过多次修整-蚀刻循环形成分区416A-416C的第二组台阶420。根据一些实施例，对于第一组台阶408和第二组台阶420以及中间台阶424中的每一个，分区的数量(3个)相同。
在一些实施例中，通过进一步重叠第一SDP掩模302和第二SDP掩模310(例如，进一步朝向第一SDP掩模302移动第二SDP掩模310)，可以进一步改变(一个或多个)中间台阶的轮廓。例如，如图4F所示，与图4D的示例相比，第二阶梯区域414可以与第一阶梯区域404更大程度地重叠，使得可以形成两个中间台阶426。每个中间台阶426在x方向上的尺寸可以小于图4E中的中间台阶424的尺寸。还应理解，在一些实施例中，在修整之前和之后，第二阶梯区域414与第一阶梯区域404分离，并且第二SDP掩模310与第一SDP掩模302分离。(一个或多个)中间台阶的轮廓可以相应地改变。
尽管图2A-2B、图3A-3B和图4A-4F示出了在每个SDP区域中包括在不同深度处的三个分区的三分区阶梯结构的示例，但应当理解，多分区阶梯结构及其制造方法不限于三个分区。例如，图5A-5B示出了具有两个SDP掩模的示例性SDS，其中每个SDP掩模均具有四个分区，并且图6A-6E示出了根据本发明的各种实施例的用于形成3D存储器设备的示例性四分区阶梯结构的制造过程。
如图5A所示，类似于图3A的示例，第一SDP掩模502包括在y方向上彼此分离的两个图案504A和504B以及外围图案506，并且第二SDP掩模510包括在y方向上彼此分离的两个图案512A和512B。代替执行如图3A所示的一次修整-蚀刻循环，可以基于第一SDP掩模502和第二SDP掩模510执行两次修整-蚀刻循环，以形成修整图案504A、504B、512A和512B以及修整外围图案506(由虚线表示)。如图5A所示，根据一些实施例，在两次修整-蚀刻循环之后，第二SDP掩模510的修整图案512A和512B在x方向上朝向外围图案506的边界514邻接第一SDP掩模502的图案504A和504B。
如图6A-6C所示，其类似于图4A-4C，第一SDP掩模502和第二SDP掩模510用于图案化分别在叠层结构602的第一阶梯区域604和第二阶梯区域614中的第一光刻胶掩模和第二光刻胶掩模。根据一些实施例，第一阶梯区域604邻接第二阶梯区域614。在第一阶梯区域604中，通过对在y方向上修整第一光刻胶掩模和蚀刻叠层结构602未被第一光刻胶掩模覆盖的部分进行两次循环，可以在第一SDP区域610A和第二SDP区域610B中的每一个中的不同深度处形成四个分区606A、606B、606C和606D。根据一些实施例，通过两次修整-蚀刻循环还形成外围区域612中的四个台阶。然后，可以通过多次修整-蚀刻循环在第一阶梯区域604中在x方向上形成四个分区606A-606D的第一组台阶608。在形成具有四个分区606A-606D的第一组台阶608之后，在第二阶梯区域614中，通过对在y方向上修整第二光刻胶掩模和蚀刻叠层结构602未被第二光刻胶掩模覆盖的另一部分进行两次循环，可以在第一SDP区域610A和第二SDP区域610B中的每一个中的不同深度处形成四个分区616A、616B、616C和616D。然后，可以通过多次修整-蚀刻循环在第二阶梯区域614中在x方向上形成四个分区616A-616D的第二组台阶620。当第二阶梯区域614邻接第一阶梯区域604时，第一组台阶608和第二组台阶620之间在x方向上的中间台阶622可以形成为具有的分区618A、618C和618C的数量(3个)比第一组台阶608和第二组台阶620中的每一个中的分区的数量(4个)少。
在如图5B中所示的一些实施例中，例如，通过进一步朝向第一SDP掩模502移动第二SDP掩模510，第一SDP掩模502和第二SDP掩模510可以重叠。如图5B所示，根据一些实施例，第二SDP掩模510的未修整图案512A和512B在x方向上朝向外围图案506的边界邻接第一SDP掩模502，并且第二SDP掩模510的修整图案512A和512B的边界518(在两次修整-蚀刻循环之后)与第一SDP掩模502重叠。结果，可以进一步改变(一个或多个)中间台阶的轮廓。例如，如图6D所示，第二阶梯区域614可以与第一阶梯区域604重叠，使得可以形成两个中间台阶624，每个中间台阶624在蚀刻过程之后的两次修整-蚀刻循环之后包括四个分区618A、618B、618C和618D。如图6E所示，阶梯结构可以形成为具有第一组台阶608和第二组台阶620以及中间台阶624，其中每个台阶在第一SDP区域610A和第二SDP区域610B中的每一个中包括四个分区。
根据本发明的一个方面，公开了一种用于形成3D存储器设备的阶梯结构的方法。形成包括交错的第一材料层和第二材料层的叠层结构。在叠层结构的第一区域中图案化第一光刻胶掩模。通过对由在第一方向上修整第一光刻胶掩模和蚀刻叠层结构未被第一光刻胶掩模覆盖的部分构成的循环进行多次，在叠层结构的第一区域中在第一方向上的不同深度处形成第一多个分区。在叠层结构的第一区域中，在垂直于第一方向的第二方向上形成第一多个分区的多个第一台阶。在形成多个第一台阶之后，在叠层结构的第二区域中图案化第二光刻胶掩模。通过对由在第一方向上修整第二光刻胶掩模和蚀刻叠层结构未被第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在叠层结构的第二区域中在第一方向上的不同深度处形成第二多个分区。在叠层结构的第二区域中在第二方向上形成第二多个分区的多个第二台阶。
在一些实施例中，第一光刻胶掩模包括在第一方向上彼此分离的多个第一图案。
在一些实施例中，为了形成第一多个分区，按照台阶深度蚀刻叠层结构未被第一光刻胶掩模覆盖的部分，修整第一光刻胶掩模以扩大叠层结构未被第一光刻胶掩模覆盖的部分，按照台阶深度蚀刻叠层结构未被修整的第一光刻胶掩模覆盖的扩大部分，并且基于第一多个分区的数量对修整和蚀刻循环重复多次。在一些实施例中，在第一方向和第二方向二者上修整第一光刻胶掩模。
在一些实施例中，叠层结构的第一区域比叠层结构的第二区域更靠近3D存储器设备的存储器阵列结构。
在一些实施例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域分离。在一些实施例中，叠层结构的第二区域在第二方向上邻接叠层结构的第一区域。在一些实施例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域重叠。
在一些实施例中，第二光刻胶掩模包括在第一方向上彼此分离的多个第二图案。
在一些实施例中，为了形成第二多个分区，按照台阶深度蚀刻叠层结构未被第二光刻胶掩模覆盖的部分，修整第二光刻胶掩模以扩大叠层结构未被第二光刻胶掩模覆盖的部分，按照台阶深度蚀刻叠层结构未被修整的第二光刻胶掩模覆盖的扩大部分，并且基于第二多个分区的数量对修整和蚀刻循环重复多次。在一些实施例中，在第一方向和第二方向二者上修整第二光刻胶掩模。在一些实施例中，第二多个分区的数量与第一多个分区的数量相同。
在一些实施例中，每个第一材料层包括导体层，并且每个第二材料层包括电介质层。在一些实施例中，每个第一材料层包括第一电介质层，并且每个第二材料层包括与第一电介质层不同的第二电介质层。
根据本发明的另一方面，公开了一种用于形成3D存储器设备的阶梯结构的方法。基于第一光刻胶掩模形成阶梯结构的第一多个台阶。第一多个台阶中的每一个包括在不同深度处的一定数量的分区。在形成第一多个台阶之后，基于第二光刻胶掩模形成阶梯结构的第二多个台阶。第二多个台阶中的每一个包括所述数量的分区。阶梯结构从第一多个台阶向第二多个台阶向下倾斜并远离3D存储器设备的存储器阵列结构。
在一些实施例中，为了形成第一多个台阶，在包括交错的第一材料层和第二材料层的叠层结构的第一区域中图案化第一光刻胶掩模，通过对由在第一方向上修整第一光刻胶掩模和蚀刻叠层结构未被第一光刻胶掩模覆盖的部分构成的循环进行多次，在叠层结构的第一区域中在第一方向上的不同深度处形成分区，并且在叠层结构的第一区域中在垂直于第一方向的第二方向上形成多个第一台阶。
在一些实施例中，为了形成第二多个台阶，在叠层结构的第二区域中图案化第二光刻胶掩模，通过对由在第一方向上修整第二光刻胶掩模和蚀刻叠层结构未被第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在叠层结构的第二区域中在第一方向上的不同深度处形成分区，并且在叠层结构的第二区域中在第二方向上形成多个第二台阶。
在一些实施例中，为了形成分区，按照台阶深度蚀刻叠层结构未被第一光刻胶掩模或第二光刻胶掩模覆盖的部分，修整第一光刻胶掩模或第二光刻胶掩模以扩大叠层结构未被第一光刻胶掩模或第二光刻胶掩模覆盖的部分，按照台阶深度蚀刻叠层结构未被修整的第一光刻胶掩模或第二光刻胶掩模覆盖的扩大部分，并且基于分区的数量对修整和蚀刻循环重复多次。在一些实施例中，在第一方向和第二方向两者上修整第一光刻胶掩模或第二光刻胶掩模。
在一些实施例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域分离。在一些实施例中，叠层结构的第二区域在第二方向上邻接叠层结构的第一区域。在一些实施例中，叠层结构的第二区域在第二方向上与叠层结构的第一区域重叠。
在一些实施例中，每个第一材料层包括导体层，并且每个第二材料层包括电介质层。在一些实施例中，每个第一材料层包括第一电介质层，并且每个第二材料层包括与第一电介质层不同的第二电介质层。
根据本发明的又一方面，一种3D存储器设备包括存储器阵列结构和阶梯结构。阶梯结构包括第一多个台阶、第二多个台阶和至少一个中间台阶。第一多个台阶中的每一个包括在第一方向上的不同深度处的第一数量的分区。第二多个台阶在垂直于第一方向的第二方向上比第一多个台阶更远离存储器阵列结构。第二多个台阶中的每一个包括第一数量的分区。至少一个中间台阶在第二方向上位于第一多个台阶和第二多个台阶之间。至少一个中间台阶中的每一个包括在第一方向上小于第一数量的第二数量的分区。
在一些实施例中，第一数量是3，并且第二数量是2。在一些实施例中，第一数量是4，并且第二数量是2或3。
在一些实施例中，第一多个台阶和第二多个台阶的分区设置在第一方向上彼此分离的多个区域中。
在一些实施例中，多个区域中的相邻两个区域之间的距离在第二方向上大致相同。
在一些实施例中，第一多个台阶和第二多个台阶的总数量等于或大于64。
以上对具体实施例的描述将揭示本发明的一般性，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或调整这些具体实施例的各种应用，而无需过度的实验，且不脱离本发明的总体构思。因此，基于本文给出的教导和指导，这样的调整和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据所述教导和指导来解释。
上面已经借助于功能构件块描述了本发明的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由(一个或多个)发明人设想的本发明的一个或多个但不是全部的示例性实施例，并且因此发明内容和摘要部分不旨在以任何方式限制本发明和所附权利要求书。
本发明的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (28)

1.一种用于形成三维3D存储器设备的阶梯结构的方法，包括：
形成包括交错的第一材料层和第二材料层的叠层结构；
在所述叠层结构的第一区域中图案化第一光刻胶掩模；
通过对由在第一方向上修整所述第一光刻胶掩模和蚀刻所述叠层结构未被所述第一光刻胶掩模覆盖的部分构成的循环进行多次，在所述叠层结构的所述第一区域中在所述第一方向上的不同深度处形成第一多个分区；
在所述叠层结构的所述第一区域中，在垂直于所述第一方向的第二方向上形成所述第一多个分区的多个第一台阶；
在形成所述多个第一台阶之后，在所述叠层结构的第二区域中图案化第二光刻胶掩模；
通过对由在所述第一方向上修整所述第二光刻胶掩模和蚀刻所述叠层结构未被所述第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在所述叠层结构的所述第二区域中在所述第一方向上的不同深度处形成第二多个分区；以及
在所述叠层结构的所述第二区域中在所述第二方向上形成所述第二多个分区的多个第二台阶，
其中，所述第一光刻胶掩模包括在第一方向上彼此分离的多个第一图案，并且所述第二光刻胶掩模包括在第一方向上彼此分离的多个第二图案。
2.根据权利要求1所述的方法，其中，形成所述第一多个分区包括：
按照台阶深度蚀刻所述叠层结构未被所述第一光刻胶掩模覆盖的所述部分；
修整所述第一光刻胶掩模以扩大所述叠层结构未被所述第一光刻胶掩模覆盖的所述部分；
按照所述台阶深度蚀刻所述叠层结构未被修整的所述第一光刻胶掩模覆盖的扩大部分；以及
基于所述第一多个分区的数量对修整和蚀刻循环重复多次。
3.根据权利要求2所述的方法，其中，在所述第一方向和所述第二方向二者上修整所述第一光刻胶掩模。
4.根据权利要求1-3中任一项所述的方法，其中，所述叠层结构的所述第一区域比所述叠层结构的所述第二区域更靠近所述3D存储器设备的存储器阵列结构。
5.根据权利要求1-3中任一项所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上与所述叠层结构的所述第一区域分离。
6.根据权利要求1-3中任一项所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上邻接所述叠层结构的所述第一区域。
7.根据权利要求1-3中任一项所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上与所述叠层结构的所述第一区域重叠。
8.根据权利要求1-3中任一项所述的方法，其中，所述第二光刻胶掩模包括在所述第一方向上彼此分离的多个第二图案。
9.根据权利要求2或3所述的方法，其中，形成所述第二多个分区包括：
按照所述台阶深度蚀刻所述叠层结构未被所述第二光刻胶掩模覆盖的部分；
修整所述第二光刻胶掩模以扩大所述叠层结构未被所述第二光刻胶掩模覆盖的部分；
按照台阶深度蚀刻所述叠层结构未被修整的所述第二光刻胶掩模覆盖的扩大部分；以及
基于所述第二多个分区的数量对修整和蚀刻循环重复多次。
10.根据权利要求9所述的方法，其中，在所述第一方向和所述第二方向二者上修整所述第二光刻胶掩模。
11.根据权利要求9所述的方法，其中，所述第二多个分区的数量与所述第一多个分区的数量相同。
12.根据权利要求1-3中任一项所述的方法，其中，每个所述第一材料层包括导体层，并且每个所述第二材料层包括电介质层。
13.根据权利要求1-3中任一项所述的方法，其中，每个所述第一材料层包括第一电介质层，并且每个所述第二材料层包括与所述第一电介质层不同的第二电介质层。
14.一种用于形成三维3D存储器设备的阶梯结构的方法，包括：
基于第一光刻胶掩模形成所述阶梯结构的第一多个台阶，所述第一多个台阶中的每一个台阶包括在不同深度处的一定数量的分区，其中，所述第一光刻胶掩模包括在第一方向上彼此分离的多个第一图案，并且第二光刻胶掩模包括在第一方向上彼此分离的多个第二图案；以及
在形成所述第一多个台阶之后，基于所述第二光刻胶掩模形成所述阶梯结构的第二多个台阶，所述第二多个台阶中的每一个台阶包括所述数量的分区，
其中，所述阶梯结构从所述第一多个台阶向所述第二多个台阶向下倾斜并远离所述3D存储器设备的存储器阵列结构。
15.根据权利要求14所述的方法，其中，形成所述第一多个台阶包括：
在包括交错的第一材料层和第二材料层的叠层结构的第一区域中图案化所述第一光刻胶掩模；
通过对由在第一方向上修整所述第一光刻胶掩模和蚀刻所述叠层结构未被所述第一光刻胶掩模覆盖的部分构成的循环进行多次，在所述叠层结构的所述第一区域中在所述第一方向上的不同深度处形成分区；以及
在所述叠层结构的所述第一区域中在垂直于所述第一方向的第二方向上形成所述多个第一台阶。
16.根据权利要求15所述的方法，其中，形成所述第二多个台阶包括：
在所述叠层结构的第二区域中图案化所述第二光刻胶掩模；
通过对由在所述第一方向上修整所述第二光刻胶掩模和蚀刻所述叠层结构未被所述第二光刻胶掩模覆盖的另一部分构成的循环进行多次，在所述叠层结构的所述第二区域中在所述第一方向上的不同深度处形成分区；以及
在所述叠层结构的所述第二区域中在所述第二方向上形成所述多个第二台阶。
17.根据权利要求15或16所述的方法，其中，形成分区包括：
按照台阶深度蚀刻所述叠层结构未被所述第一光刻胶掩模或所述第二光刻胶掩模覆盖的部分；
修整所述第一光刻胶掩模或所述第二光刻胶掩模以扩大所述叠层结构未被所述第一光刻胶掩模或所述第二光刻胶掩模覆盖的部分；
按照所述台阶深度蚀刻所述叠层结构未被修整的所述第一光刻胶掩模或所述第二光刻胶掩模覆盖的扩大部分；以及
基于分区的数量对修整和蚀刻循环重复多次。
18.根据权利要求17所述的方法，其中，在所述第一方向和所述第二方向二者上修整所述第一光刻胶掩模或所述第二光刻胶掩模。
19.根据权利要求16所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上与所述叠层结构的所述第一区域分离。
20.根据权利要求16所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上邻接所述叠层结构的所述第一区域。
21.根据权利要求16所述的方法，其中，所述叠层结构的所述第二区域在所述第二方向上与所述叠层结构的所述第一区域重叠。
22.根据权利要求15或16所述的方法，其中，每个所述第一材料层包括导体层，并且每个所述第二材料层包括电介质层。
23.根据权利要求15或16所述的方法，其中，每个所述第一材料层包括第一电介质层，并且每个所述第二材料层包括与所述第一电介质层不同的第二电介质层。
24.一种三维3D存储器设备，包括：
存储器阵列结构；以及
阶梯结构，包括：
第一多个台阶，其中，所述第一多个台阶中的每一个台阶包括在第一方向上的不同深度处的第一数量的分区；
第二多个台阶，所述第二多个台阶在垂直于所述第一方向的第二方向上比所述第一多个台阶更远离所述存储器阵列结构，其中，所述第二多个台阶中的每一个台阶包括所述第一数量的分区；以及
至少一个中间台阶，所述中间台阶在所述第二方向上位于所述第一多个台阶和所述第二多个台阶之间，其中，所述中间台阶包括在所述第一方向上小于所述第一数量的第二数量的分区，
其中，所述第一多个台阶和所述第二多个台阶的分区设置在所述第一方向上彼此分离的多个区域中。
25.根据权利要求24所述的3D存储器设备，其中，所述第一数量是3，并且所述第二数量是2。
26.根据权利要求24所述的3D存储器设备，其中，所述第一数量是4，并且所述第二数量是2或3。
27.根据权利要求24所述的3D存储器设备，其中，所述多个区域中的相邻两个区域之间的距离在所述第二方向上大致相同。
28.根据权利要求24-27中任一项所述的3D存储器设备，其中，所述第一多个台阶和所述第二多个台阶的总数量等于或大于64。
CN202010098703.8A 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法 Active CN111293119B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010098703.8A CN111293119B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201880002071.1A CN109496354B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法
PCT/CN2018/110800 WO2020077587A1 (en) 2018-10-18 2018-10-18 Methods for forming multi-division staircase structure of three-dimensional memory device
CN202010098703.8A CN111293119B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201880002071.1A Division CN109496354B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法

Publications (2)

Publication Number Publication Date
CN111293119A CN111293119A (zh) 2020-06-16
CN111293119B true CN111293119B (zh) 2021-02-19

Family

ID=65713863

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010098703.8A Active CN111293119B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法
CN201880002071.1A Active CN109496354B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201880002071.1A Active CN109496354B (zh) 2018-10-18 2018-10-18 形成三维存储器设备的多分区阶梯结构的方法

Country Status (7)

Country Link
US (3) US10714492B2 (zh)
EP (1) EP3827460B1 (zh)
JP (1) JP7246500B2 (zh)
KR (1) KR102648030B1 (zh)
CN (2) CN111293119B (zh)
TW (1) TWI679750B (zh)
WO (1) WO2020077587A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102648030B1 (ko) * 2018-10-18 2024-03-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 다중 구역 계단 구조체를 형성하는 방법
CN109941962B (zh) * 2019-03-28 2021-06-01 南京大学 一种电学连接高密度坡面台阶纳米线的方法
AU2019464174B2 (en) 2019-08-23 2022-06-23 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR20220011715A (ko) * 2020-03-23 2022-01-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
EP3953969B1 (en) * 2020-06-05 2024-05-29 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
TWI772875B (zh) * 2020-09-02 2022-08-01 旺宏電子股份有限公司 記憶體裝置及其製造方法
US11800704B2 (en) 2020-09-02 2023-10-24 Macronix International Co., Ltd. Memory device and manufacturing method for the same
US11961801B2 (en) 2021-07-12 2024-04-16 Micron Technology, Inc. Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101881857B1 (ko) 2012-08-27 2018-08-24 삼성전자주식회사 계단형 패턴 형성 방법
CN103928395B (zh) * 2013-01-16 2017-05-03 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
CN104392962B (zh) 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
KR20160128731A (ko) * 2015-04-29 2016-11-08 에스케이하이닉스 주식회사 3차원 반도체 장치
WO2016205078A2 (en) * 2015-06-15 2016-12-22 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102492979B1 (ko) * 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102509899B1 (ko) * 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102635843B1 (ko) * 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106409769A (zh) * 2016-07-04 2017-02-15 武汉新芯集成电路制造有限公司 一种形成梯形结构的存储堆栈的方法
JP2018049966A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102508918B1 (ko) * 2016-12-22 2023-03-10 삼성전자주식회사 수직형 반도체 소자
KR102342552B1 (ko) * 2017-03-09 2021-12-23 삼성전자주식회사 3차원 반도체 소자 및 그 형성방법
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
CN108550574A (zh) * 2018-05-03 2018-09-18 长江存储科技有限责任公司 三维存储器件及其制造方法
CN108711572B (zh) * 2018-06-29 2023-12-08 长江存储科技有限责任公司 三维存储器及其制造方法
KR102624633B1 (ko) * 2018-08-09 2024-01-12 삼성전자주식회사 수직형 메모리 장치
KR102648030B1 (ko) * 2018-10-18 2024-03-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 다중 구역 계단 구조체를 형성하는 방법

Also Published As

Publication number Publication date
JP7246500B2 (ja) 2023-03-27
EP3827460A1 (en) 2021-06-02
US20200303392A1 (en) 2020-09-24
KR102648030B1 (ko) 2024-03-14
US20200127001A1 (en) 2020-04-23
CN111293119A (zh) 2020-06-16
EP3827460A4 (en) 2022-03-02
CN109496354B (zh) 2020-01-17
TW202017150A (zh) 2020-05-01
CN109496354A (zh) 2019-03-19
KR20210022106A (ko) 2021-03-02
US10714492B2 (en) 2020-07-14
EP3827460B1 (en) 2024-04-10
US10937796B2 (en) 2021-03-02
JP2022508779A (ja) 2022-01-19
WO2020077587A1 (en) 2020-04-23
US20210159240A1 (en) 2021-05-27
TWI679750B (zh) 2019-12-11

Similar Documents

Publication Publication Date Title
CN111293119B (zh) 形成三维存储器设备的多分区阶梯结构的方法
CN109844955B (zh) 用于减小三维存储器件中的应力的结构和方法
CN113611706B (zh) 在三维存储器件中的阶梯结构及用于形成其的方法
US11699659B2 (en) Staircase structure in three-dimensional memory device and method for forming the same
US11670592B2 (en) Staircase structure in three-dimensional memory device and method for forming the same
TWI797471B (zh) 具有汲極選擇閘極切口的三維記憶體元件及其形成和操作方法
TWI793433B (zh) 三維記憶體元件中的階梯結構及其形成方法
US20220139941A1 (en) Concentric staircase structure in three-dimensional memory device and method for forming the same
US11729977B2 (en) Multi-division staircase structure of three-dimensional memory device and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant