CN102446751B - 制备具有多厚度硅化物掩模层的半导体器件的方法 - Google Patents
制备具有多厚度硅化物掩模层的半导体器件的方法 Download PDFInfo
- Publication number
- CN102446751B CN102446751B CN201110266445.0A CN201110266445A CN102446751B CN 102446751 B CN102446751 B CN 102446751B CN 201110266445 A CN201110266445 A CN 201110266445A CN 102446751 B CN102446751 B CN 102446751B
- Authority
- CN
- China
- Prior art keywords
- suicide
- mask layers
- layer
- semiconductor device
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Electron Beam Exposure (AREA)
Abstract
在本发明提供了一种制备具有多厚度硅化物掩模层的半导体器件的方法,包括在半导体器件上确定需借助硅化物掩模层来保留住写入的离子的两个区域,并根据所需留住注入离子的时间确定所述两个区域的不同厚度要求;在半导体器件上形成第一层硅化物掩模层、第二层硅化物掩模层;通过蚀刻去除部分区域的第二层硅化物掩模层,使得剩下的第一层硅化物掩模层以及第一层硅化物掩模层和第二层硅化物掩模层的组合满足所述两个区域的不同厚度要求。本发明形成了不同厚度和结构的硅化物掩模层,为特殊工艺的集成提供了更为广阔的应用空间。并且易于操作,成本低廉。
Description
技术领域
本发明涉及一种制备半导体器件的硅化物掩模层的方法,尤其涉及一种制备具有多厚度硅化物掩模层的半导体器件的方法。
背景技术
硅化物掩模层主要是用做硅化物自对准生长,其厚度主要以阻止硅化物的渗透为下限,以栅极最小间隔不被掩模层填实为上限。
不过一些特殊器件工艺,如一次可编程(OTP)器件,会借助硅化物掩模层来保留住写入的离子,而且保留的时间和掩模层的厚度成正比例的关系。
在半导体器件具有不同结深的情况下,为了达到一定的规格,会需要增加掩模层的厚度并超过上限,以达到保留写入的离子足够时间的目的。但这种情况下会造成部分区域的硅化物因为掩模层太厚且无法被打开,从而无法形成硅化物而失效。
因此,本领域的技术人员致力于开发一种制备具有多厚度硅化物掩模层的半导体器件的方法。
发明内容
为了解决上述问题,本发明的目的是提供了一种制备具有多厚度硅化物掩模层的半导体器件的方法。
本发明的一种制备具有多厚度硅化物掩模层的半导体器件的方法,包括以下步骤:
步骤1,在半导体器件上确定需借助硅化物掩模层来保留住写入的离子的两个区域,并根据所需留住注入离子的时间确定所述两个区域的不同厚度要求;
步骤2,在半导体器件上形成第一层硅化物掩模层;
步骤3,在第一层硅化物掩模层上继续形成第二层硅化物掩模层;
步骤4,通过蚀刻去除部分区域的第二层硅化物掩模层,使得剩下的第一层硅化物掩模层以及第一层硅化物掩模层和第二层硅化物掩模层的组合满足所述两个区域的不同厚度要求。
在本发明的一个较佳实施例中,所述第一层硅化物掩模层由氧化硅和氮化硅组成。
在本发明的另一个较佳实施例中,所述第二层硅化物掩模层由氧化硅组成。
在本发明的另一个较佳实施例中,所述步骤3包括在所述第一层硅化物掩模层上形成衬垫,在衬垫上形成第二层硅化物掩模层。
在本发明的另一个较佳实施例中,所述步骤4中还包括借助掩模板遮盖所需区域,通过蚀刻去除其他区域的第二层硅化物掩模层。
本发明形成了不同厚度和结构的硅化物掩模层,以达到满足不同应用的需求。多种硅化物掩模层的并存为特殊工艺的集成提供了更为广阔的应用空间。并且本发明易于操作,成本低廉。
附图说明
图1是本发明的一个实施例的完成第一层硅化物掩模层的结构示意图;
图2是本发明的一个实施例的完成衬垫的结构示意图;
图3是本发明的一个实施例的完成第二层硅化物掩模层的结构示意图;
图4是本发明的一个实施例的完成蚀刻的结构示意图。
具体实施方式
下面将结合附图对本发明做出详细的阐释。
在本发明的一个实施例中,一种制备具有多厚度硅化物掩模层的半导体器件的方法,包括以下步骤:
步骤1,在半导体器件上确定需借助硅化物掩模层来保留住写入的离子的两个区域,并根据所需留住注入离子的时间确定所述两个区域的不同厚度要求;
步骤2,在半导体器件上形成第一层硅化物掩模层;
步骤3,在第一层硅化物掩模层上继续形成第二层硅化物掩模层;
步骤4,通过蚀刻去除部分区域的第二层硅化物掩模层,使得剩下的第一层硅化物掩模层以及第一层硅化物掩模层和第二层硅化物掩模层的组合满足所述两个区域的不同厚度要求。
本发明的制备具有多厚度硅化物掩模层的半导体器件的方法通过形成了不同厚度的硅化物掩模层以满足不同区域的厚度要求,为特殊工艺的集成提供了更为广阔的应用空间。并且易于操作,成本低廉。
如图1中所示,在本发明的实施例的步骤1中,在半导体器件上确定需借助硅化物掩模层来保留住写入的离子的两个区域1和2,并根据所需留住注入离子的时间确定所述两个区域的不同厚度要求。在本实施例中,1区域所需的掩模层的厚度大于区域2所需的掩模层的厚度。
随后如图1中所示,在半导体器件上形成第一层硅化物掩模层3。
如图3所示,在第一层硅化物掩模层3上继续形成第二层硅化物掩模层5。
并如图4中所示,通过蚀刻去除部分区域的第二层硅化物掩模层5,使得剩下的第一层硅化物掩模层3以及第一层硅化物掩模层3和第二层硅化物掩模层5的组合满足所述两个区域1和2的不同厚度要求。在本实施例中,第一层硅化物掩模层3的厚度满足区域2的要求,第二层硅化物掩模层5的厚度满足区域3的要求。在本实施例中,仅仅公开了满足两个区域的两种掩模层厚度,应当指出的是,在其他形成了多种区域、多种掩模层厚度的方法中,本实施例也是可以实施的。
在本发明的实施例中,第一层硅化物掩模层由氧化硅和氮化硅组成。第二层硅化物掩模层由氧化硅组成。形成了两种不同结构的硅化物掩模层,是为了达到满足不同应用的需求。
另如图2中所示,本发明的实施例中的步骤3包括在第一层硅化物掩模层3上形成衬垫4,在衬垫4上形成第二层硅化物掩模层5。衬垫4是为了操作更加简便易行。
在本发明的实施例中,步骤4中还包括借助掩模板遮盖所需区域,通过蚀刻去除其他区域的第二层硅化物掩模层,使得剩下的区域满足不同的厚度要求。使用掩模板也是为了操作更加简便易行。
以上对本发明的具体实施例进行了详细描述,但其只是作为范例,本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言,任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此,在不脱离本发明的精神和范围下所作的均等变换和修改,都应涵盖在本发明的范围内。
Claims (3)
1.一种制备具有多厚度硅化物掩模层的半导体器件的方法,其特征在于,包括以下步骤:
步骤1,在半导体器件上确定需借助硅化物掩模层来保留住写入的离子的两个区域,并根据所需留住注入离子的时间确定所述两个区域的不同厚度要求;
步骤2,在半导体器件上形成第一层硅化物掩模层;
步骤3,在第一层硅化物掩模层上继续形成第二层硅化物掩模层;
步骤4,通过蚀刻去除部分区域的第二层硅化物掩模层,使得剩下的第一层硅化物掩模层以及第一层硅化物掩模层和第二层硅化物掩模层的组合满足所述两个区域的不同厚度要求;
其中,所述第一硅化物掩模层由氧化硅和氮化硅组成,所述第二硅化物掩模层由氧化硅组成;
所述第一层硅化物掩模层和第二层硅化物掩模层的厚度和结构根据不同应用需求进行调整。
2.如权利要求1所述的制备具有多厚度硅化物掩模层的半导体器件的方法,其特征在于,所述步骤3包括在所述第一层硅化物掩模层上形成衬垫,在衬垫上形成第二层硅化物掩模层。
3.如权利要求1所述的制备具有多厚度硅化物掩模层的半导体器件的方法,其特征在于,所述步骤4中还包括借助掩模板遮盖所需区域,通过蚀刻去除其他区域的第二层硅化物掩模层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110266445.0A CN102446751B (zh) | 2011-09-09 | 2011-09-09 | 制备具有多厚度硅化物掩模层的半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110266445.0A CN102446751B (zh) | 2011-09-09 | 2011-09-09 | 制备具有多厚度硅化物掩模层的半导体器件的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102446751A CN102446751A (zh) | 2012-05-09 |
CN102446751B true CN102446751B (zh) | 2015-06-17 |
Family
ID=46009146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110266445.0A Active CN102446751B (zh) | 2011-09-09 | 2011-09-09 | 制备具有多厚度硅化物掩模层的半导体器件的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102446751B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6977408B1 (en) * | 2003-06-30 | 2005-12-20 | Lattice Semiconductor Corp. | High-performance non-volatile memory device and fabrication process |
CN1819145A (zh) * | 2004-12-10 | 2006-08-16 | 国际商业机器公司 | 具有双蚀刻停止衬里和保护层的器件及相关方法 |
CN1819144A (zh) * | 2004-12-10 | 2006-08-16 | 国际商业机器公司 | 具有双蚀刻停止衬里和重新形成的硅化物层的器件及相关方法 |
CN101170115A (zh) * | 2007-11-21 | 2008-04-30 | 上海宏力半导体制造有限公司 | 一种非挥发性存储器结构及其制造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546392B1 (ko) * | 2003-11-01 | 2006-01-26 | 삼성전자주식회사 | Eprom 소자를 포함하는 반도체 소자와 그 제조 방법 |
-
2011
- 2011-09-09 CN CN201110266445.0A patent/CN102446751B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6977408B1 (en) * | 2003-06-30 | 2005-12-20 | Lattice Semiconductor Corp. | High-performance non-volatile memory device and fabrication process |
CN1819145A (zh) * | 2004-12-10 | 2006-08-16 | 国际商业机器公司 | 具有双蚀刻停止衬里和保护层的器件及相关方法 |
CN1819144A (zh) * | 2004-12-10 | 2006-08-16 | 国际商业机器公司 | 具有双蚀刻停止衬里和重新形成的硅化物层的器件及相关方法 |
CN101170115A (zh) * | 2007-11-21 | 2008-04-30 | 上海宏力半导体制造有限公司 | 一种非挥发性存储器结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN102446751A (zh) | 2012-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103035489B (zh) | 精确控制晶圆减薄厚度的方法 | |
TW200638509A (en) | Method for fabricating transistor of semiconductor device | |
CN104112654A (zh) | 一种减少浮栅孔洞的工艺方法 | |
CN105118775A (zh) | 屏蔽栅晶体管形成方法 | |
CN103035506B (zh) | Rfldmos隔离介质层深沟槽的刻蚀方法 | |
CN102468128B (zh) | 深沟槽多晶硅形成方法 | |
CN102446751B (zh) | 制备具有多厚度硅化物掩模层的半导体器件的方法 | |
WO2008063469A3 (en) | Recessed access device for a memory | |
CN102184868A (zh) | 提高沟槽栅顶角栅氧可靠性的方法 | |
CN105576016A (zh) | 栅极结构、其制作方法及闪存器件 | |
CN102054672B (zh) | 在表面起伏的衬底上形成小尺寸图形的工艺方法 | |
CN103972147A (zh) | 一种窄沟槽制作方法 | |
CN104538366A (zh) | 一种或非门闪存存储器及其制作方法 | |
US20130183821A1 (en) | Method for manufacturing double-layer polysilicon gate | |
CN103839868A (zh) | 浅沟槽隔离结构的制作方法 | |
CN106328523B (zh) | 射频横向双扩散mos器件的制作方法 | |
CN106783859A (zh) | 一种浮栅生成方法、闪存浮栅生成方法及闪存制造方法 | |
CN102364674B (zh) | 接触孔刻蚀方法、集成电路制造方法以及集成电路 | |
CN105405850B (zh) | 一种浮栅闪存器件的制造工艺 | |
WO2012062298A3 (de) | Verfahren zur herstellung einer solarzelle mit einem selektiven emitter sowie solarzelle | |
CN103681308B (zh) | 多种类硅化物掩膜层的形成方法 | |
CN102867743A (zh) | 改善掺杂与非掺杂多晶硅栅极刻蚀形貌差异的方法 | |
CN102263018B (zh) | 改善芯片栅极侧墙生长的负载效应的方法 | |
CN105355586A (zh) | 隔离结构的制作方法及半导体器件 | |
CN105575875A (zh) | 相邻阱间隔离结构的制作方法及半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |