KR100549590B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 (1) 실리콘 기판 상에 형성된 STI영역 사이의 일정 영역에 플로팅 게이트 산화막, 플로팅 게이트 도전막 및 절연막을 순차적으로 적층하여 플로팅 게이트를 형성하는 단계와; (2) 상기 단계 (1)의 결과물 전면 상에 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착하는 단계와; (3) 상기 단계 (2)의 결과물에 대해 건식각을 실시하여 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계와; (4) 컨트롤 게이트 산화막을 형성하고, 컨트롤 게이트 도전막을 증착한 후 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
본 발명은 비휘발성 메모리 소자, 특히 EEPROM 소자에 있어서, 플로팅게이트 의 형성 후 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착함으로써, 플로팅 게이트의 형성 후에 실시되는 산화공정에 의해 플로팅게이트 산화막의 가장자리 부분에 버즈 비크(bird's beak)가 형성되는 것을 방지하여 소자의 신뢰성을 향상시키는 효과가 있다.
비휘발성 메모리 소자, EEPROM, 버즈 비크
Description
도 1은 종래 비휘발성 메모리 소자의 제조방법에 의한 비휘발성 메모리 소자의 일 단면을 도시한 것이다.
도 2a 내지 2d는 본 발명에 의한 일실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : STI 영역
103, 203 : 플로팅 게이트 산화막
104, 204 : 플로팅 게이트 도전막
105, 205 : 절연막
106 : 산화막 107 : 질화막
206 : 제 1 질화막 207 : 산화막
208 : 제 2 질화막 209 : 컨트롤 게이트 산화막
210 : 컨트롤 게이트 도전막
본 발명은 비휘발성 메모리 소자, 특히 EEPROM 소자에 있어서, 플로팅게이트 형성 후 산화공정에 의해 산소가 침투하여 플로팅게이트 산화막의 가장자리 부분에 버즈 비크가 형성되는 것을 방지하도록 하는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
EEPROM(electrically erasable and programmable read only memory)은 전원이 없이도 장기간 안정적으로 기억할 수 있는 비휘발성 메모리 소자로서, 소거 및 프로그램 가능 읽기 전용 기억 장치(EPROM)의 변형으로 일단 기록된 데이터를 전기적으로 소거하여 재기록할 수 있는 특징을 가진다. 따라서 프로그램을 재기록하는 것을 필요로 하는 다양한 응용분야에 편리하게 사용할 수 있다. EEPROM은 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록, 소거할 수 있으며, 전기적인 판독이나 기록을 할 수 있어서 시스템 내에 내장된 상태로 프로그램을 다시 할 수도 있다. EEPROM에 있어 프로그램을 하는 동작은 드레인 측에 채널 열전자(channel hot eletron)를 생성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적하여 셀 트랜지스터의 문턱전압을 증가시킴으로써 가능하며, 소거 동작은 소스/기판과 상기 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출하여 셀 트랜지스터의 문턱 전압을 낮춤으로써 가능하다.
도 1은 종래의 비휘발성 메모리 소자의 일 단면을 도시한 것이다.
반도체 기판(101) 내에 STI영역(102)에 의해 정의된 액티브 영역에 대하여, 상기 반도체 기판(101) 상에 플로팅 게이트 산화막(103), 플로팅 게이트 도전막(104) 및 절연막(105)을 순차적으로 적층하여 플로팅 게이트를 형성한다. 그리고 나서, 플로팅 게이트와 이후에 형성될 컨트롤 게이트(미도시) 간의 유전체 누설특성을 개선하기 위해 액티브 영역 전면에 대하여 산화막(106)과 질화막(107)을 증착하고, 건식각을 실시하여 상기 플로팅 게이트 산화막(103), 플로팅 게이트 도전막(104) 및 절연막(105)의 측벽에 스페이서가 형성되도록 한다.
이어서, 반도체 기판(101)을 열산화 방식에 의하여 산화하여 컨트롤 게이트 산화막(미도시)을 형성하며, 반도체 기판(101) 전면에 컨트롤 게이트 도전막으로서 폴리실리콘을 증착한 후, 하부의 폴리실리콘을 셀프얼라인 형태로 패터닝하여 플로팅게이트(104)를 감싸는 컨트롤 게이트(미도시)를 형성한다.
그런데, 상기와 같은 종래 기술에 의한 비휘발성 메모리 소자의 제조방법에서는, 플로팅 게이트를 패터닝한 후, 열산화 방식에 의하여 컨트롤 게이트 산화막을 형성할 경우, 그 두께가 두꺼워(약 300Å정도) 산소가 플로팅 게이트 산화막(103)의 가장자리 부분으로 침투하여 반도체 기판(101)이나 플로팅게이트 도전막(104)의 폴리실리콘과 반응함으로써, 플로팅게이트 산화막(103)의 가장자리 부분에 버즈 비크(bird's beak)가 형성되는 문제점이 있었다. 이러한 버즈 비크는 결과적으로 반도체 소자의 전기적인 특성을 저하시키는 문제점이 있었다.
한편, 상기와 같은 버즈비크의 발생을 완화시키기 위하여, 컨트롤 게이트 산 화막 형성을 위해 상기에서 언급한 열산화 방법만을 적용하는 것이 아니라, 먼저 화학기상증착법에 의한 산화막을 형성한 후 열산화막을 합하여 사용하는 방법을 적용하기도 하는데, 이 경우에는 산화막의 전기적 특성, 특히 절연특성이 저하될 뿐만 아니라, 이 역시 버즈 비크의 발생을 완화시키는 역할만 할 뿐 그 문제를 근본적으로 해결하지는 못한다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 비휘발성 메모리 소자, 특히 EEPROM 소자에 있어서, 플로팅 게이트의 형성 후에 실시되는 산화공정에 의해 플로팅게이트 산화막의 가장자리 부분에 형성되는 버즈 비크의 발생을 방지함으로써, 소자의 신뢰성을 확보할 수 있는 비휘발성 메모리소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 실리콘 기판 상에 형성된 STI영역 사이의 일정 영역에 플로팅 게이트 산화막, 플로팅 게이트 도전막 및 절연막을 순차적으로 적층하여 플로팅 게이트를 형성하는 단계와; (2) 상기 단계 (1)의 결과물 전면 상에 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착하는 단계와; (3) 상기 단계 (2)의 결과물에 대해 건식각을 실시하여 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계와; (4) 컨트롤 게이트 산화막을 형성하 고, 컨트롤 게이트 도전막을 증착한 후 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명에서, 상기 단계 (3)의 상기 스페이서는 상기 제 1 질화막, 산화막 및 제 2 질화막으로 형성되는 것이 바람직하다.
본 발명에서, 상기 단계 (3)의 상기 건식각은 상기 제 2 질화막을 모두 식각하도록 실시함으로써, 상기 스페이서는 상기 제 1 질화막, 산화막으로만 형성되는 것이 바람직하다.
본 발명에서, 상기 제 1 질화막은 온도 600~700℃ 및 압력 100~300mTorr의 조건 하에서, 30~70Å의 두께로 형성하는 것이 바람직하다.
본 발명에서, 상기 단계 (2)의 산화막은 온도 600~750℃의 조건 하에서, TEOS 가스, SiH4+N2O 또는 SiH2Cl2+N2O 가스를 사용하여 형성하는 것이 바람직하다.
본 발명에서, 상기 컨트롤 게이트 산화막은 열산화 방식에 의해 형성하는 것이 바람직하다.
본 발명에서, 상기 컨트롤 게이트 산화막은 800~900℃의 온도 조건 하에서 습식 열산화 방식에 의해 형성하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 2a 내지 도 2d를 참조하여 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 설명하면 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(201)으로서 실리콘 기판 위에 STI공정을 진행하여 다수의 STI영역(202)을 형성하고, 상기 STI영역(202) 간에 게이트가 형성될 액티브 영역(미도시)을 정의한다. 상기 정의된 액티브 영역에 대하여, 먼저 플로팅 게이트 산화막(203)을 형성하고, 플로팅 게이트 도전막(204) 및 절연막(205)의 형성을 위하여 전극물질(예를 들면, 폴리실리콘) 및 절연물질(예를 들면, 질화막)을 순차적으로 증착한다. 이후, 포토리소그래피 공정을 진행하여 플로팅 게이트 영역을 정의하는 포토레지스트 패턴을 형성하여 패터닝을 함으로써, 결과적으로 플로팅 게이트 산화막(203), 플로팅 게이트 도전막(204) 및 절연막(205)을 순차적으로 적층하여 플로팅 게이트를 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물 전면에 대하여 제 1 질화막(206), 산화막(207) 및 제 2 질화막(208)을 순차적으로 증착한다. 여기서, 제 1 질화막(206)은 온도 600~700℃ 및 압력 100~300mTorr의 조건 하에서, 30~70Å의 두께로 형성할 수 있으며, 산화막(207)은 온도 600~750℃의 조건 하에서, TEOS 가스, SiH4+N2O 또는 SiH2Cl2+N2O 가스를 사용하여 형성할 수 있다.
이후, 도 2c에 도시된 바와 같이, 상기 제 1 질화막(206), 산화막(207) 및 제 2 질화막(208)의 순차적 증착물에 대하여, 건식각을 실시하여 플로팅 게이트 산화막(203), 플로팅 게이트 도전막(204) 및 절연막(205)의 측벽에 스페이서를 형성한다. 상기 스페이서는 제 1 질화막(206), 산화막(207) 및 제 2 질화막(208)의 건식각 결과에 의한 것으로서, 그 증착된 순서에 따라 측벽 내부로부터 제 1 질화막(206), 산화막(207) 및 제 2 질화막(208)의 형태로 형성된다. 이 때, 스페이서 형성에 있어, 제 2 질화막(208)은 상기 건식각의 결과 모두 식각되어 없어지고 상기 측벽 내부로부터 제 1 질화막(206), 산화막(207)의 형태로만 형성되도록 할 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 플로팅 게이트 형성영역 주변의 반도체 기판(201) 상에 컨트롤 게이트 산화막(209)을 형성한다. 컨트롤 게이트 산화막(209)은 열산화방식에 의하여 반도체 기판(201)을 산화시켜 형성시킬 수 있으며, 더욱 바람직하게는 800~900℃의 온도 조건 하에서 습식 열산화 방식에 의해 형성되도록 할 수 있다.
이 때, 본 실시예에서는 종래 기술에 따른 비휘발성 메모리 소자의 제조방법에서와 같은 버즈비크의 발생을 방지할 수 있는 바, 그 이유는 플로팅 게이트 산화막(203)의 주변이 제 1 질화막(206)에 의하여 완전히 막혀 있기 때문이다. 즉, 종래에는 열산화 공정을 실시하면, 산소가 반도체 기판과 반응하여 산화막을 형성하 는 것 외에 플로팅 게이트 산화막을 감싸고 있는 산화막을 통하여 확산되어 플로팅 게이트나 반도체 기판과 반응하는 문제가 있었다. 반면, 본 발명에 따른 상기 실시예에서는 플로팅 게이트 산화막(203)의 가장자리가 완전히 제 1 질화막(206)에 의해 감싸여 막혀 있는 바, 열산화 공정에 의한 산소는 질화막을 통하여는 거의 확산되지 않아 플로팅 게이트 산화막(203)의 가장자리 부분까지 침투하여 반도체 기판(201)이나 플로팅게이트 도전막(204)의 폴리실리콘과 반응할 수는 없으므로 버즈비크의 발생이 방지될 수 있는 것이다.
마지막으로, 컨트롤 게이트 산화막(209)의 형성 후, 폴리실리콘 등과 같은 컨트롤 게이트 도전막(210)을 증착한 후 패터닝을 실시하여 컨트롤 게이트를 형성한다.
이상 설명한 바와 같이, 본 발명은 비휘발성 메모리 소자, 특히 EEPROM 소자에 있어서, 플로팅게이트 영역의 형성 후 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착함으로써, 플로팅 게이트의 형성 후에 실시되는 산화공정에 의해 플로팅게이트 산화막의 가장자리 부분에 버즈 비크(bird's beak)가 형성되는 것을 방지하여 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (6)
- 반도체 기판상에 형성된 STI영역 사이의 일정 영역에 플로팅 게이트 산화막, 플로팅 게이트 도전막 및 절연막을 순차적으로 적층하여 플로팅 게이트를 형성하는 단계;상기 결과물 전면에 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착하는 단계;상기 결과물에 대해 건식각을 실시하여 상기 플로팅 게이트의 측벽에 제 1 질화막, 산화막 및 제 2 질화막을 순차적으로 증착된 구조의 스페이서를 형성하는 단계;상기 플로팅 게이트 양측의 반도체 기판상에 컨트롤 게이트 산화막을 형성하는 단계; 및상기 컨트롤 게이트 산화막 상에 컨트롤 게이트 도전막을 증착한 후 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 반도체 기판상에 형성된 STI영역 사이의 일정 영역에 플로팅 게이트 산화막, 플로팅 게이트 도전막 및 절연막을 순차적으로 적층하여 플로팅 게이트를 형성하는 단계;상기 반도체 기판 전면에 600-700℃의 증착온도와 100~300mTorr의 증착압력하에서 제1 질화막을 30-70Å의 두께로 증착하는 단계;상기 제1 질화막 위에 산화막을 증착하는 단계;상기 산화막 위에 600-700℃의 증착온도와 100~300mTorr의 증착압력하에서 제2 질화막을 30-70Å의 두께로 증착하는 단계;상기 결과물에 대해 건식식각을 실시하여 상기 플로팅 게이트의 측벽에 제1질화막, 산화막 및 제2 질화막이 순차적으로 적층된 스페이서를 형성하는 단계;상기 플로팅 게이트 양 측의 반도체 기판상에 컨트롤 게이트 산화막을 형성하는 단계; 및상기 컨트롤 게이트 산화막 상에 컨트롤 게이트 도전막을 증착한 후, 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 산화막은 온도 600~750℃의 조건 하에서, TEOS 가스, SiH4+N2O 또는 SiH2Cl2+N2O 가스를 사용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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| KR (1) | KR100549590B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100997781B1 (ko) * | 2003-11-21 | 2010-12-02 | 매그나칩 반도체 유한회사 | 이이피롬 소자의 제조방법 |
-
2003
- 2003-10-24 KR KR1020030074826A patent/KR100549590B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100997781B1 (ko) * | 2003-11-21 | 2010-12-02 | 매그나칩 반도체 유한회사 | 이이피롬 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050039374A (ko) | 2005-04-29 |
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