KR20020032697A - 반도체 소자의 측벽 스페이서 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 측벽 스페이서 형성 방법에 관한 것으로, 게이트 전극의 측벽에 절연을 위하여 측벽 스페이서를 형성하는 공정에 있어서, 측벽 스페이서용 절연 산화막을 형성하기 전에 버퍼 절연막을 형성한 후 플라즈마 식각을 이용한 전면 식각을 실시하여 측벽 스페이서를 형성함으로써, 좁은 스페이서 영역의 절연 산화막을 식각하기 위한 식각비를 기준으로 플라즈마 식각을 실시할 수 있어 좁은 스페이서 영역에서의 언더 에치를 방지하고, 또한 넓은 스페이스 영역에서는 오버 에치에 의해 반도체 기판 및 게이트 전극 표면이 손상되는 것을 버퍼 절연막으로 방지하여, 좁은 영역과 넓은 영역에서 동일한 형태의 측벽 스페이서를 형성함과 동시에 배선 불량을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 측벽 스페이서 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 측벽 스페이서 형성 방법에 관한 것으로, 특히 측벽 스페이서간의 간격이 좁은 영역과 넓은 영역에서 동일한 형태의 측벽 스페이서를 형성할 수 반도체 소자의 측벽 스페이서 형성 방법에 관한 것이다.
최근 들어, 소자의 집적도가 증가하면서, 반도체 소자의 트랜지스터를 제조하는 과정에서 절연을 위하여 게이트 전극 측벽에 형성하는 측벽 스페이서를 균일한 형태로 형성하는데 어려움이 있다. 이는 게이트 전극의 간격(Pattern density) 차이에 따라, 게이트 전극이 넓은 지역과 좁은 지역에서의 측벽 스페이서를 형성하기 위한 식각 공정의 식각비 차이에 의해 발생한다.
이하, 도 1a 내지 도 1c를 참조하여 종래의 반도체 소자의 측벽 스페이서 형성 방법을 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(1) 상의 소정 영역에 게이트 산화막(2a) 및 게이트 전극(2)을 형성한 후 전체 상에 절연 산화막(4)을 형성한다.
도 1b를 참조하면, 측벽 스페이서(4a)를 형성하기 위하여 넓은 스페이서 영역을 기준으로 식각 선택비를 설정한 후 플라즈마 식각을 실시하였을 경우, A 영역에서는 언더 에치(Under etch)가 발생하여 완전한 측벽 스페이서(4a)가 형성되지않고, 측벽 스페이서(4a)가 서로 연결된다. 이러한 경우, 연결된 측벽 스페이서(4a) 하부의 접합부가 노출되지 않아 배선에서 불량이 발생한다.
다시 말해, 절연 산화막(4) 식각시 게이트 전극(2) 간의 간격이 상대적으로 좁은 영역의 경우에는, 플라즈마 식각시 식각 기체가 비정상 상태(Non steady state)로 되어 넓은 스페이스 영역에 비해 식각 속도가 감소하여 패턴 밀도(Pattern density) 차이에 기인한 마이크로 로딩 효과(Microloading effect)가 심화된다.
도 1c를 참조하면, 측벽 스페이서(4a)를 형성하기 위하여 좁은 스페이서 영역을 기준으로 식각 선택비를 설정한 후 플라즈마 식각을 실시하였을 경우, 완전한 측벽 스페이서(4a)가 형성되나, 게이트 전극(2) 표면인 B 영역에서는 오버 에치(Over etch)가 발생하여 게이트 전극(2) 표면이 손상된다. 또한, 넓은 스페이서 영역에서 노출되는 반도체 기판의 표면(1)인 C 영역에서도 오버 에치가 발생하여 반도체 기판(1)이 손상된다. 손상을 입은 반도체 기판(1)의 표면이나 게이트 전극(2)의 표면에서 수직 배선이 이루어질 경우 전기적 특성이 저하되어, 소자 동작의 불량이 발생할 수 있다.
이러한 공정 상의 문제는 소자의 집적도가 증가함에 따라 더욱 심화된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 넓은 스페이스 영역을 기준으로 한 식각 선택비로 플라즈마 식각을 이용한 전면 식각 공정을 실시하여 측벽 스페이서를 형성하되 버퍼 절연막으로 반도체 기판의 표면이나 게이트 전극의 표면이 손상되는 것을 방지하여 배선 불량을 방지함으로써 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 측벽 스페이서 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 측벽 스페이서 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 11, 21 : 반도체 기판2a, 12a, 22a : 게이트 산화막
2, 12, 22 : 게이트 전극22b : 반사 방지막
13, 23 : 버퍼 절연막4, 14, 24 : 절연 산화막
4a, 14a, 24a : 측벽 스페이서A : 언더 에치 영역
B : 오버 에치에 의한 게이트 전극 표면의 손상 영역
C : 오버 에치에 의한 반도체 기판 표면의 손상 영역
본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법은 게이트 전극이 형성된 반도체 기판이 제공되는 단계, 전체 상에 버퍼 절연막을 형성하는 단계, 전체 상에 절연 산화막을 형성하는 단계, 플라즈마 식각을 이용한 전면 식각 공정으로 절연 산화막을 식각하여 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및 게이트 전극 및 반도체 기판 상의 노출된 버퍼 절연막을 제거하는 단계로 이루어진다.
버퍼 절연막은 질화막을 이용하여 100 내지 500Å의 두께로 형성하며, 절연 산화막은 500 내지 3000Å의 두께로 형성한다. 절연 산화막은 TEOS를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하거나, 열 산화막으로 형성한다.
버퍼 산화막을 제거한 후에 불소함유 가스, 산소 가스 또는 이들의 혼합 가스를 이용한 식각 공정으로 상기 버퍼 산화막 제거시 손상된 반도체 기판의 표면 손상층을 제거하는 단계를 포함하여 실시할 수도 있다.
본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법의 다른 실시예로는 게이트 전극 상에 반사 방지막이 형성된 반도체 기판이 제공되는 단계, 전체 상에 버퍼 절연막을 형성하는 단계, 전체 상에 절연 산화막을 형성하는 단계, 플라즈마 식각을 이용한 전면 식각 공정으로 절연 산화막을 식각하여 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및 게이트 전극 및 반도체 기판 상의 노출된 버퍼 절연막을 제거하는 단계로 이루어진다.
버퍼 절연막은 질화막을 이용하여 100 내지 500Å의 두께로 형성하고, 절연 산화막은 500 내지 3000Å의 두께로 형성한다. 절연 산화막은 TEOS를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하거나, 열 산화막으로 형성한다.
버퍼 산화막을 제거한 후에 불소함유 가스, 산소 가스 또는 이들의 혼합 가스를 이용한 식각 공정으로 상기 버퍼 산화막 제거시 손상된 반도체 기판의 표면 손상층을 제거하는 단계를 포함하여 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(11) 상의 소정 영역에 게이트 산화막(12a) 및 게이트 전극(12)을 형성한 후 LDD(Lightly Doped Drain) 구조의 불순물 영역을형성할 경우에는 게이트 전극(12)을 이온 주입 마스크로 하는 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(도시되지 않음)을 형성하고, 전체 상에 버퍼 절연막(13)을 형성한다.
버퍼 절연막(13)은 질화막을 이용하여 100 내지 500Å의 두께로 형성한다.
도 2b를 참조하면, 전체 상에 절연 산화막(14)을 형성한다.
절연 산화막(14)은 500 내지 3000Å의 두께로 형성하며, TEOS(Tetra Ethyl Ortho Silicate)를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하며, 또는 열 산화막으로 형성할 수도 있다.
도 2c를 참조하면, 식각 선택비를 조절한 전면 식각 공정으로 절연 산화막(14)을 식각하여 측벽 스페이서(14a)를 형성한다. 이후, 게이트 전극(12) 및 반도체 기판(11) 표면에 노출되어 있는 버퍼 절연막(13)을 제거한다.
전면 식각 공정은 플라즈마 식각으로 인접한 게이트 전극(12)의 간격이 좁은 좁은 영역의 식각율을 기준으로 하여 좁은 영역에서 완전한 형태의 측벽 스페이서(14a)가 형성될 수 있도록 한다. 이때, 발생할 수 있는 종래의 문제점인 넓은 영역에서의 과도 식각에 의한 게이트 전극(12) 및 반도체 기판(11) 표면의 손상은 버퍼 절연막(13)을 이용해 게이트 전극(12) 및 반도체 기판(11) 표면을 보호함으로써 해결된다.
반도체 기판(1) 및 게이트 전극(2) 표면의 버퍼 절연막(13)을 제거한 후에는 반도체 기판 표면의 손상층을 제거하기 위하여 불소계 기체, 산소 기체 또는 이들의 혼합 기체를 이용한 식각 공정을 실시할 수도 있다.
이때, 반도체 기판에는 100 내지 500W의 바이어스를 인가하여 식각 시 반도체 기판의 손상을 최소화한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 측벽 스페이서 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(21) 상의 소정 영역에 게이트 산화막(22a), 게이트 전극(22) 및 반사 방지막(ARC layer; 22b)을 형성한 후 LDD(Lightly Doped Drain) 구조의 불순물 영역을 형성할 경우에는 게이트 전극(22)을 이온 주입 마스크로 하는 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(도시되지 않음)을 형성하고, 전체 상에 버퍼 절연막(23)을 형성한다.
버퍼 절연막(23)은 질화막을 이용하여 100 내지 500Å의 두께로 형성한다. 반사 방지막(22b)은 나이트라이드(Nitride) 계통의 물질인 SiON막 또는 penitride를 이용하여 100 내지 500Å의 두께로 형성한다.
도 3b를 참조하면, 전체 상에 절연 산화막(24)을 형성한다.
절연 산화막(24)은 500 내지 3000Å의 두께로 형성하며, TEOS(Tetra Ethyl Ortho Silicate)를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하며, 또는 열 산화막으로 형성할 수도 있다.
도 3c를 참조하면, 식각 선택비를 조절한 전면 식각 공정으로 절연산화막(24)을 식각하여 측벽 스페이서(24a)를 형성한다. 이후, 반사 방지막(22b) 및 반도체 기판(21) 표면에 노출되어 있는 버퍼 절연막(23)을 제거한다.
전면 식각 공정은 플라즈마 식각으로 인접한 게이트 전극(22)의 간격이 좁은 좁은 영역의 식각율을 기준으로 하여 좁은 영역에서 완전한 형태의 측벽 스페이서(24a)가 형성될 수 있도록 한다. 이때, 발생할 수 있는 종래의 문제점인 넓은 영역에서의 과도 식각에 의한 게이트 전극(22) 및 반도체 기판(21) 표면의 손상은 버퍼 절연막(13)을 이용해 게이트 전극(22) 및 반도체 기판(21) 표면을 보호함으로써 해결된다. 버퍼 절연막(23)을 제거하는 식각 공정을 실시할 때에는 반사 방지막(22b)이 게이트 전극(22)의 표면을 보호하여 준다.
반도체 기판(1) 및 게이트 전극(2) 표면의 버퍼 절연막(13)을 제거한 후에는 반도체 기판 표면의 손상층을 제거하기 위하여 불소계 기체, 산소 기체 또는 이들의 혼합 기체를 이용한 식각 공정을 실시할 수도 있다.
이때, 반도체 기판에는 100 내지 500W의 바이어스를 인가하여 식각 시 반도체 기판의 손상을 최소화한다.
상기에서 서술한 반도체 소자의 측벽 스페이서 형성 방법은 게이트 전극의 측벽에 형성되는 측벽 스페이서뿐만이 아니라 모든 전도성 배선의 측벽에 형성되는 스페이서 형성 방법에 적용할 수 있다.
상술한 바와 같이, 본 발명은 넓은 스페이스 영역과 좁은 스페이스 영역의 패턴 밀도 차이에 상관없이 동일한 형태의 측벽 스페이서를 형성함과 동시에 반도체 기판 및 게이트 전극의 표면에 손상을 주지 않아 배선을 불량을 방지하여 소자의 전기적 특성 및 동작의 신뢰성을 향상시키는 효과가 있다.
Claims (10)
- 게이트 전극이 형성된 반도체 기판이 제공되는 단계;전체 상에 버퍼 절연막을 형성하는 단계;전체 상에 절연 산화막을 형성하는 단계;플라즈마 식각을 이용한 전면 식각 공정으로 상기 절연 산화막을 식각하여 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및상기 게이트 전극 및 반도체 기판 상의 노출된 상기 버퍼 절연막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 1 항에 있어서상기 버퍼 절연막은 질화막을 이용하여 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 절연 산화막은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 절연 산화막은 TEOS를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하거나, 열 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 1 항에 있어서,상기 버퍼 산화막을 제거한 후에 불소함유 가스, 산소 가스 또는 이들의 혼합 가스를 이용한 식각 공정으로 상기 버퍼 산화막 제거시 손상된 반도체 기판의 표면 손상층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 게이트 전극 상에 반사 방지막이 형성된 반도체 기판이 제공되는 단계;전체 상에 버퍼 절연막을 형성하는 단계;전체 상에 절연 산화막을 형성하는 단계;플라즈마 식각을 이용한 전면 식각 공정으로 상기 절연 산화막을 식각하여 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 단계 및상기 게이트 전극 및 반도체 기판 상의 노출된 상기 버퍼 절연막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 6 항에 있어서,상기 버퍼 절연막은 질화막을 이용하여 100 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 6 항에 있어서,상기 절연 산화막은 500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 6 항에 있어서,상기 절연 산화막은 TEOS를 실리콘 소오스로 하여 형성하거나, 산소 또는 수증기를 산화성 가스로 이용하는 HTO(High Temperature Oxidation)법으로 형성하거나, 열 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
- 제 6 항에 있어서,상기 버퍼 산화막을 제거한 후에 불소함유 가스, 산소 가스 또는 이들의 혼합 가스를 이용한 식각 공정으로 상기 버퍼 산화막 제거시 손상된 반도체 기판의 표면 손상층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 측벽 스페이서 형성 방법.
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| KR1020000063145A KR20020032697A (ko) | 2000-10-26 | 2000-10-26 | 반도체 소자의 측벽 스페이서 형성 방법 |
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|---|---|
| KR (1) | KR20020032697A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672140B1 (ko) * | 2005-05-03 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7282420B2 (en) | 2005-05-03 | 2007-10-16 | Hynix Semiconductor Inc. | Method of manufacturing a flash memory device |
-
2000
- 2000-10-26 KR KR1020000063145A patent/KR20020032697A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672140B1 (ko) * | 2005-05-03 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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