KR19980060637A - 반도체 소자의 콘택홀 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체소자의 콘택홀 형성방법은 소자영역이 형성될 부분상에 게이트산화막과 상기 게이트산화막상에 게이트와 상기 게이트상에 마스크절연막 및 상기 마스크절연막과 게이트 및 게이트산화막의 양 측면에 절연막스페이서가 형성된 반도체기판을 제공하는 공정과, 상기 반도체기판의 노출된 부분을 포함한 전체구조의 노출된 표면상에 도전층을 형성하는 공정과, 상기 도전층을 선택적으로 제거하여 상기 반도체기판과 전기적으로 연결되는 도전층패턴을 형성하는 공정과, 상기 도전층패턴을 포함한 전체 구조의 노출된 표면상에 식각방지막을 형성하는 공정과, 상기 식각방지막상에 층간절연막을 형성하는 공정과, 상기 층간절연막과 식각방지막을 선택적으로 제거하여 상기 도전층패턴과 마스크절연막의 일부분을 노출시키는 공정을 포함하여 구성됨을 그 특징으로 한다.

Description

반도체소자의 콘택홀 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 고집적화에 적합하도록 한 반도체소자의 콘택홀 형성방법에 관한 것이다.
종래에는 콘택홀 형성을 위하여 오버레이 정밀도(overlay accuracy)나 광학적 선명도(optical resolution)의 한계등 리소그래피(lithography) 공정의 한계로 인하여 여러가지 컨택홀 형성 방법이 제시되었다.
이중에서 패드 폴리(pad poly)를 이용한 자기정렬-콘택(self aligned-contact)과 질화물 장벽(nitride barrier)을 이용한 자기정렬-콘택방법이 여러 반도체 소자 제조 회사에서 연구되고 있다.
그러나, 이들 방법들은 몇가지 치명적인 문제로 인하여 실제 소자제조에는 적용도지 않고 있다.
이들 중에서, 상기 패드 폴리(pad poly)를 이용한 자기정렬-콘택(self aligned-contact) 방법의 경우에 좋은 전기적 특성을 갖고 있음에도 불구하고 상기 패드 폴리(pad poly)를 인용한 자기정렬-콘택(self ligned-contact) 형성시 비트라인 콘택홀과 스토리지 노드 콘택홀을 동시에 형성해야하기 때문에 이들 콘택홀과 콘택홀 사이의 패턴여유도(space margin)가 감소하게 된다.
따라서, 비트라인 콘택홀(또는 스토리지노드 콘택홀)의 식각시에, 비트라인 콘택홀과 스토리지 노드 콘택홀 사이에 서로 단락이 발생한다.
또한, 상기 패드 폴리(pad poly)를 이용한 자기정렬-콘택(self aligned-contact)의 형성후에, 후속의 콘택홀 형성시에 오정렬(misalignment)로 인하여 콘택홀이 패드폴리를 벗어나게 되면 게이트와 단락이 발생하게 되므로써 초고집적 소자에는 사용하지 못하게 된다.
그리고, 질화물 장벽(nitride barrier)을 이용한 자기정렬-콘택을 형성하는 공정에서는 지나치게 많은 폴리머(polymer) 유발 가스를 사용하므로 공정 재현성 확보가 어렵다.
또한, 콘택홀 형성을 위한 마스크창(process window)이 지나치게 좁기 때문에 콘택홀의 크기 변화에 지나치게 민감하게 변화한다.
그리고, 콘택홀의 에스팩트비(aspect ratio)에도 지나치게 민감하게 변화하여 실제 반도체소자 제조에는 사용하지 않고 있다.
이에 본 발명은 상기 종래의 제반 문제점을 해결하기 위하여 안출된 것으로서, 비트라인 콘택홀과 스토리지 노드 콘택홀간의 단락 문제를 해결할 수 있는 반도체소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 콘택홀 식각시에는 발생할 수 있는 오정렬에 의한 게이트와의 단락문제를 해결할 수 있는 반도체소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.
그리고, 본 발명의 또다른 목적은 콘택홀 형성시에 마스크창(process window)을 넓게 할 수 있어 공정여유도를 증가시킬 수 있고, 재현성 확보가 용이하도록 한 반도체소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.
도 1 내지 도 6는 본 발명에 따른 반도체소자의 콘택홀 형성 공정도.
*도면의 주요 부분에 대한 부호의 설명*
11:반도체기판12:게이트 산화막
13:게이트전극14:마스크 산화막
15:산화막스페이서16:다결정 실리콘막
16a:다결정 실리콘막패턴17:제1 감광막패턴
18:질화막19:층간 절연막
19a:층간절연막패턴20:제2 감광막패턴
본 발명에 따른 반도체소자의 콘택홀 형성방법은 소자영역이 형성될 부분상에 게이트산화막과 상기 게이트산화막상에 게이트와 상기 게이트상에 마스크절연막 및 상기 마스크절연막과 게이트 및 게이트산화막의 양 측벽에 절연막스페이서가 형성된 반도체기판을 제공하는 공정과, 상기 반도체기판의 노출된 부분을 포함한 전체 구조의 노출된 표면상에 도전층을 형성하는 공정과, 상기 도전층을 선택적으로 제거하여 상기 반도체기판과 전기적으로 연결되는 도전층패턴을 형성하는 공정과, 상기 도전층패턴을 포함한 전체 구조의 노출된 표면상에 식각방지막을 형성하는 공정과, 상기 식각방지막상에 층간절연막을 형성하는 공정과, 상기 층간절연막과 식각방지막을 선택적으로 제거하여 상기 도전층패턴과 마스크절연막의 일부분을 노출시키는 공정을 포함하여 구성됨을 그 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6는 본 발명에 따른 반도체소자의 콘택홀 형성공정도이다.
도 1에 도시된 바와같이, 소자분리막(미도시)이 형성되고, 표면상에 게이트 산화막(12)이 형성된 반도체기판(11)을 준비한다.
그 다음, 상기 게이트산화막(12)상에 다결정실리콘을 증착하고, 그 위에 산화막을 형성한다.
이때, 상기 산화막은 패드폴리나 비트라인 또는 스토리지 노드에 대한 절연막으로 사용한다.
이어서, 상기 다결정실리콘층과 상기 산화막을 게이트 식각을 위한 감광막마스크로 선택적으로 제거하여 게이트(13)과 마스크산화막(14)을 형성한다.
그 다음, 도면에는 도시하지 않았지만, 상기 감광막마스크를 제거하고, 전체구조의 노출된 표면상에 산화막을 형성하고, 이를 전면식각을 진행하여 상기 마스크산화막(14)와 게이트(13) 및 게이트산화막(12) 측벽에 산화막스페이서(15)을 형성한다.
이때 산화막스페이서(15)은 LDD 영역 형성을 위한 이온주입시의 장벽(barrier) 역할과 동시에 게이트와 다른 배선간의 절연막으로 사용한다.
이어서, 도 2에 도시된 바와 같이, 상기 전체 구조의 상부에 다결정 실리콘층(16)을 형성하고, 그 위에 감광막패턴(17)을 도포한다.
그 다음, 도 3에 도시된 바와 같이, 상기 감광막패턴(17)을 마스크로 상기 다결정실리콘층(16)을 선택적으로 제거하여 패드폴리(16a)를 형성한다.
이때, 패드마스크 이외의 지역은 잔류물없이 제거되도록 산화막과의 식각선택비가 큰 식각조건을 사용한다.
즉, 공급전력(source power)이 약 ~3000W이고, 바이어스전압(Bias power)이 약 ~1000W이며, 전극(Electrode) 온도는 약 ~50℃이고, Cl2~200sccm이며, O2~200sccm이다.
또는, 다른 식각조건은 상기와 동일시하고, Cl2와 O2대신에 N2~200sccm, HBr~200sccm을 사용한다.
이어서, 도 4에 도시된 바와 같이, 상기 감광막패턴(17)을 제거하고, 상기 전체 구조의 노출된 표면상에 질화막(18)을 얇게 증착한다.
이때, 상기 질화막(18)은 비트라인 콘택홀 식각시, 또는 스토리지 노드 콘택홀 식각시에, 리소그래피 공정의 중첩(overlay) 한계에 의한 정렬 불량이 발생했을 경우에 식각방지막(etch stop)으로 작용하여 절연막으로 사용된 상기 산화막(14)이 식각되는 것을 방지하므로써 게이트와 다른 배선간의 확실한 절연을 가능하게 한다.
또한, 상기 질화막(18)은 얇게 증착되어 있어, 비트라인 또는 스토리지 노드 콘택홀을 형성하기 위해 산화막 식각후에 질화막 식각공정시의 질화막의 제거를 용이하게 한다.
그 다음, 상기 질화막(18)상에 BPSG 산화막(19)을 증착하여 표면을 평탄화하여 비트라인 또는 스토리지 노드 마스크 공정을 용이하게 한다.
이어서, 도 5에 도시된 바와 같이, 상기 BPSG산화막(19)상에 비트라인 또는 스토리지 노드 마스크용 제2 감광막패턴(20)을 형성한다.
이때, 상기 제2 감광막패턴(20)은 상기 패드폴리(16a)와 상기 게이트(13) 상측의 일부분과 각각 중첩되도록 형성한다.
그 다음, 도 6에 도시된 바와 같이, 상기 제2 감광막패턴(20)을 마스크로 상기 BPSG산화막(19)을 선택적으로 제거한다.
이때, 상기 질화막(19)은 상기 산화막의 식각에 대한 식각방지막으로 작용하여 패드폴리(16a)를 벗어나는 부분에서는 산화막(18)이 더 이상 식각되는 것을 방지하여 게이트와의 단락을 방지한다.
또한, 질화물 장벽을 이용한 자기 정렬 콘택 형성시의 폴리 모서리 부분에서의 질화막 손상은 바로 절연 산화막의 손상을 야기시켜 단락의 가능성이 있으나, 이 구조에서는 질화막 바로 아래에 폴리를 사용하고 있으므로 모서리 부분의 질화막 손상은 전혀 문제가 되지 않는다.
따라서, 산화막 식각시에, 질화막에 대한 식각선택비는 5 이상이면 충분하기 때문에 넓은 콘택창(process window)과 재현성을 갖는 식각 조건을 용이하게 설정할 수 있다.
이어서, 선택적으로 제거되는 상기 BPSG산화막(19)의 일부분아래에 있는 상기 질화막(18) 부분을 IN-SITU로 식각한다.
이때, 상기 질화막(18)은 식각량이 적어 상기 마스크 산화막(14)의 손실이 거의 없게 하므로 배선간의 단락을 방지해 준다.
그 다음, 상기 제2 감광막패턴(19a)을 제거하여 콘택홀 형성을 완성한다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 비트라인 콘택홀과 스토리지 노드 콘택홀 형성시에 질화막을 식각방지막으로 사용하므로써 정렬 불량을 방지하여 배선간의 단락을 방지할 수 있다.
또한, 본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 패드폴리 장벽을 이용한 자기정렬-콘택방법을 이용하여 콘택홀을 형성하는 경우에, 콘택홀이 형성되는 실리콘기판의 활성영역이 직접 플라즈마에 노출되지 않기 때문에 플라즈마에 의한 오염이나 손상이 방지되므로 매우 우수한 전기적 특성을 확보할 수 있다.
그리고, 본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 질화물 장벽을 이용한 자기정렬-콘택에 비해 더욱 넓은 공정마진을 확보할 수 있고, 재현성이 확보되므로 고집적 소자 제조에 적합하다.

Claims (13)

  1. 소자영역이 형성될 부분상에 게이트산화막과 상기 게이트산화막상에 게이트와 상기 게이트상에 마그크절연막 및 상기 마스크절연막과 게이트 및 게이트산화막의 양 측벽에 절연막스페이서가 형성된 반도체기판을 제공하는 공정과,
    상기 반도체기판의 노출된 부분을 포함한 전체구조의 노출된 표면상에 도전층을 형성하는 공정과,
    상기 도전층을 선택적으로 제거하여 상기 반도체기판에 전기적으로 연결되는 도전층패턴을 형성하는 공정과,
    상기 도전층패턴을 포함한 전체 구조의 노출된 표면상에 식각방지막을 형성하는 공정과,
    상기 식각방지막상에 층간절연막을 형성하는 공정과,
    상기 층간절연막과 식각방지막을 선택적으로 제거하여 상기 도전층패턴과 마스크절연막의 일부분을 노출시키는 공정을 포함하여 구성되는 반도체소자의 콘택홀 형성방법.
  2. 청구항 1에 있어서,
    상기 도전층은 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 청구항 1에 있어서,
    상기 마스크절연막과 절연막스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  4. 청구항 3에 있어서,
    상기 도전층의 식각공정은 산화막과의 식각선택비가 큰 조건인 공급전력(source power)이 약 ~300W이고, 바이어스전압(Bias power)이 약 ~1000W이며, 전극(Electrode) 온도는 약 ~50℃이고, Cl2~200sccm이며, O2~200sccm의 식각조건으로 이루어지는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  5. 청구항 4에 있어서,
    상기 O2대신에 N2또는 HBr 가스를 사용하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  6. 청구항 4에 있어서,
    상기 O2와 함께 N2또는 HBr 가스를 포함하여 사용하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  7. 청구항 1에 있어서,
    상기 식각방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  8. 청구항 1에 있어서,
    상기 층간절연막 BPSG 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  9. 청구항 8에 있어서,
    상기 BPSG산화막의 식각공정은 공급전력(source power)이 약 ~3000W이고, 바이어스전압(Bias power)이 약 ~3000W이며, 전극(Electrode) 온도는 약 ~50℃이고, C4F8~5000sccm이며, CO ~500sccm의 식각조건으로 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  10. 청구항 8에 있어서,
    상기 BPSG산화막의 식각가스로는 C2F6, C3F8, C2HF5, CH2F2중 어느 하나를 선택적으로 사용하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  11. 청구항 8에 있어서,
    상기 BPSG산화막의 식각가스로는 C2F6, C3F8, C2HF5, CH2F2중 어느 하나의 가스와 함께 Ar, CO, CH3F, He, Ne 중 어느 하나를 혼합하여 사용하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  12. 청구항 1에 있어서,
    상기 식각방지막의 식각공정은 공급전력(source power)이 약 ~3000W이고, 바이어스전압(Bias power)이 약 ~3000W이며, 전극(Electrode) 온도는 약 ~50℃이고, CH3F ~100sccm이며, Ar ~500sccm 이고, CO ~500sccm의 식각조건으로 이루어지는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  13. 청구항 12에 있어서,
    상기 CH3F 대신에 CF4, C2F6, CHF3, C3F8, C4F8중 어느 하나의 가스를 선택적으로 사용하고, 상기 Ar 또는 CO 대신에 He 또는 O2를 사용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
KR1019960079999A 1996-12-31 1996-12-31 반도체소자의콘택홀형성방법 KR100430688B1 (ko)

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