CN1858901A - 制造闪速存储器件的方法 - Google Patents
制造闪速存储器件的方法 Download PDFInfo
- Publication number
- CN1858901A CN1858901A CNA2005101362674A CN200510136267A CN1858901A CN 1858901 A CN1858901 A CN 1858901A CN A2005101362674 A CNA2005101362674 A CN A2005101362674A CN 200510136267 A CN200510136267 A CN 200510136267A CN 1858901 A CN1858901 A CN 1858901A
- Authority
- CN
- China
- Prior art keywords
- slider
- word line
- selection wire
- drain
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 150000004767 nitrides Chemical class 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims description 36
- 230000003647 oxidation Effects 0.000 claims description 31
- 238000007254 oxidation reaction Methods 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 18
- 230000003139 buffering effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000243 solution Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R9/00—Transducers of moving-coil, moving-strip, or moving-wire type
- H04R9/02—Details
- H04R9/04—Construction, mounting, or centering of coil
- H04R9/046—Construction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R9/00—Transducers of moving-coil, moving-strip, or moving-wire type
- H04R9/02—Details
- H04R9/04—Construction, mounting, or centering of coil
- H04R9/045—Mounting
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R9/00—Transducers of moving-coil, moving-strip, or moving-wire type
- H04R9/06—Loudspeakers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R2209/00—Details of transducers of the moving-coil, moving-strip, or moving-wire type covered by H04R9/00 but not provided for in any of its subgroups
- H04R2209/024—Manufacturing aspects of the magnetic circuit of loudspeaker or microphone transducers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Signal Processing (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明公开了一种制造闪速存储器件的方法，其中，将氧化膜和氮化物或氮化物和氧化物的堆叠结构应用于提供在栅极侧壁上的绝缘隔离体，用于形成源极/漏极区。在制成源极/漏极区之后，使用氧化物膜作为接触缓冲在栅极侧壁上形成隔离体，从而使栅极之间的干扰最小化并对单元的应力，克服阈值电压的扰动。
Description
技术领域
本发明总地涉及一种制造闪速存储器件的方法，更具体而言，涉及一种使栅极线之间干扰最小化，减小对存储单元的应力且改善阈值电压扰动的闪速存储器件的制造方法。
背景技术
在制造晶体管或闪速存储器件的过程中，在构件栅极线之后在栅极线的侧壁上形成绝缘隔离体。提供绝缘隔离体以防止栅极线与随后形成的接触插塞相连接。此外，提供绝缘隔离体以在用于在LVPMOS(低压PMOS)和LVNMOS(低压NMOS)场效应管中形成源极和漏极区域的离子注入工艺中在栅极线和源极/漏极区域之间保证足够的空间。除非充分地界定了栅极线和源极/漏极区域之间的空间，否则将会发生短沟道效应，劣化器件的电特性。
该绝缘隔离体通常由氧化物膜和氮化物膜制成。当隔离体由氮化物膜制成时，在通过离子注入工艺形成源极/漏极区域之后除去该氮化物膜。在这种情况下，尽管比仅使用氧化物膜的情况有优势，即，在同样的面积中获得了用于源极和漏极接触的更宽的区域，但是，在栅极线(具体而言，NAND闪速存储器件的字线)之间的窄空间处仍保留有氮化物膜。氮化物膜的介电常数通常为6到8，这比氧化物膜的介电常数(例如3.6到3.9)大。这样就造成了栅极线之间的干扰和阈值电压的扰动增大，以下将详细描述。
图1A和1B为示出存储单元中的阈值电压随着周边单元的偏压条件而变化的曲线图。
参考图1A，一串NAND闪速存储器件包括串联在位线和公共源极线之间的漏极选择晶体管(未示出)、多个存储单元(示出了九个单元C13到C21)和源极选择晶体管(未示出)。这里，串联16、32或64个存储单元。这种串结构(structure of the string)是公知的，因此将不会更详细地描述它。
在为该串结构中的第16个存储单元C16编程(programming)期间，向分配给该存储单元C16的字线提供10V的导通电压(pass voltage)。而且，向漏极选择晶体管的选择线施加电源电压或导通电压，且向位线(未示出)施加0V。
当隔离体由氧化物膜形成时，由于施加到相邻存储单元C15和C17的导通电压的干扰，已编程存储单元C16的阈值电压变动约0.144V。否则，当隔离体由氧化物和氮化物膜形成时，已编程存储单元C16的阈值电压变动0.212V。
参考图1B，可以看出，当在相同条件下为第一存储单元C1编程时，其相邻存储单元C2的干扰相对减小，使阈值电压的变动变小。
从前述可以看出，第一存储单元C1比单元C16较少受到干扰的影响。而且，如果隔离体包括介电常数高的氮化物膜，干扰的影响更加突出，增大了存储单元阈值电压的变动。
发明内容
本发明涉及一种制造闪速存储器件的方法，该方法能够使栅极线之间的干扰最小化，减小对存储单元的应力并改善阈值电压的扰动。
在一方面中，本发明提供了一种制造闪速存储器件的方法，包括以下步骤：在形成有源极选择线、字线和漏极选择线的半导体衬底的有源区中形成第一结区；在源极和漏极选择线的侧壁上用绝缘膜形成第一隔离体，所述绝缘膜填充字线之间、字线和源极选择线之间以及字线和漏极选择线之间的空间；在源极和漏极选择线的侧壁上的第一隔离体上形成第二隔离体；在所述第二隔离体之间的第一结区中形成第二结区；以及除去所述第二隔离体。
在优选实施例中，所述绝缘膜由氧化物膜形成。
在优选实施例中，所述绝缘膜形成有填充字线之间、字线和源极选择线之间以及字线和漏极选择线之间的空间所需的最小厚度。
在优选实施例中，第二隔离体由氮化物膜形成。
在优选实施例中，基于第二结区与源极选择线和漏极选择线之一之间的目标距离确定第一和第二隔离体各自的厚度。
在优选实施例中，使用磷酸通过湿法蚀刻工艺除去第二隔离体。
在本发明的另一方面中，提供了一种制造闪速存储器件的方法，包括以下步骤：在形成有多条字线和选择线的半导体衬底中形成低浓度杂质区；在包括字线和选择线的整个半导体衬底上方形成缓冲氮化物膜；在缓冲氮化物膜上形成氧化物膜之后，通过蚀刻工艺在选择线的侧壁上形成氧化物膜隔离体；利用氧化物膜隔离体通过离子注入工艺在半导体衬底的预定区域中形成源极/漏极区；除去氧化物膜隔离体和缓冲氮化物膜；以及在选择线的侧壁上形成接触缓冲氧化物膜隔离体，填充字线之间的空间。
在优选实施例中，使用H2O和HF之比为50∶1到100∶1的HF溶液通过湿法蚀刻工艺除去氧化物膜隔离体。
在优选实施例中，使用以20∶1到300∶1的比例混合H2O和BOE的HF溶液通过湿法蚀刻工艺除去氧化物膜隔离体。
在优选实施例中，使用磷酸通过湿法蚀刻工艺除去缓冲氮化物膜。
附图说明
给出附图以提供本发明的进一步理解，附图被纳入本说明书并构成其一部分。附图展示了本发明的示范实施例并和说明书一起用来解释本发明的原理。在附图中：
图1A和1B为示出存储单元中的阈值电压随着周边单元的偏压条件而变化的曲线图；
图2A到2F为截面图，示出了根据本发明第一实施例的制造闪速存储器件的方法的处理步骤；
图3A到3F为截面图，示出了根据本发明第二实施例的制造闪速存储器件的方法的处理步骤。
具体实施方式
以下参考附图更详细地描述本发明的优选实施例。不过，可以以不同的形式实施本发明，而不应理解为局限于这里所述的实施例。相反，提供这些实施例是为了使公开透彻而完整，并全面地向本领域的技术人员传达本发明的范围。在整个说明书中类似的参考标号指代类似的元件。
在下文中，将结合附图就本发明的示范性实施例进行描述。
图2A到2F为截面图，示出了根据本发明第一实施例的制造闪速存储器件的方法的处理步骤。
参考图2A，源极选择线SSL、字线WL0～WLn、以及漏极选择线DSL彼此以预定间隔设置在半导体衬底201上。诸线的形成方法在本技术领域中公知，将不详细描述。
参考图2B，在半导体衬底201的有源区中形成第一结区202、202s和202d。具体地，第一结区202在字线WL0～WLn之间、字线WL0和源极选择线SSL之间以及字线WLn和漏极选择线DSL之间形成于半导体衬底201中。
形成于源极选择线SSL之间的第一结区202s作为公共源极区，而形成于漏极选择线DSL之间的第一结区202d作为连接到位线的源极区。
参考图2C，在字线WL0～WLn、源极选择线SSL和漏极选择线DSL的侧壁上形成第一隔离体203。
具体而言，氧化物膜形成能够填充字线WL0～WLn之间空间的最小厚度。例如，氧化物膜的厚度随着器件的集成密度而变化，其可以形成100到1000的厚度。执行连续毯式回蚀工艺以在源极选择线SSL和漏极选择线DSL的侧壁上完成第一隔离体203的结构。
此时，由于字线WL0～WLn之间、字线WL0和源极选择线SSL之间以及字线WLn和漏极选择线DSL之间的间隔较窄，氧化物膜易于留在其中，而未被彻底蚀刻掉。当在线间也平地形成了第一隔离体203时，它们沉降(settled)了，在填充源极与漏极选择线之间的空间之前，填充了字线之间的空间，因为这些空间较窄。这样，第一结区202被填充，而源极选择线SSL之间的公共源极区202s和漏极选择线DSL之间的漏极区202d则部分填充。
接着，参考图2D，在公共源极区202s上方的源极选择线SSL的侧壁上以及漏极区202d上方的漏极选择线DSL的侧壁上形成第二隔离体204。具体而言，在衬底的整个结构上形成氮化物(Si3N4)膜之后，执行毯式回蚀工艺，只在公共源极区202s上方的源极选择线SSL的侧壁上以及漏极区202d上方的漏极选择线DSL的侧壁上保留氮化物膜。氮化物膜的厚度可以随着器件的集成密度而变化，优选在100到1000的范围内。在此期间，由于位于第一结区202上方的第一隔离体203保持与字线WL0～WLn几乎相同的高度，因此第一结区202上方的第一隔离体203被从那里完全除去了。
同时，由于第二结区205(图2E)和将要由后续工艺步骤形成的选择线之间的距离取决于第一和第二隔离体203和204的厚度，因此优选使第一和第二隔离体203和204的厚度最优化。
参考图2E，在半导体衬底201中在源极选择线SSL之间以及漏极选择线DSL之间形成第二结区205。第二结区205的杂质浓度高于第一结区202的浓度。而且，第二结区205沉降得比第一结区202深。
随后，参考图2F，在公共源极区202s和漏极区202d上方形成插塞。在此期间，除去第二隔离体，以确保用于插塞的更宽的空间。第二隔离体204可以通过利用磷酸(H3PO4)的湿法蚀刻工艺除去。这里，湿法蚀刻工艺可以执行一分钟到三十分钟，以完全除去第二隔离体204。
结果，字线WL0～WLn之间的空间就仅被用于第一隔离体203的氧化物膜所填充。而且，由介电常数低于氮化物膜的氧化物膜制成的第一隔离体203保留在源极和漏极选择线SSL和DSL的侧壁上。保留在源极和漏极选择线SSL和DSL的侧壁上的第一隔离体203被用作接触缓冲隔离体，使编程操作期间的干扰最小化并最大限度地确保插塞所用的空间。
图3A到3F为截面图，示出了根据本发明第二实施例的制造闪速存储器件的方法的处理步骤。
参考图3A，在半导体衬底300中形成具有预定图案的源极和漏极选择线SSL和DSL以及字线(“单元”)。之后，将低浓度离子杂质注入衬底中以形成低浓度杂质区301。低浓度杂质区301设置在字线之间以及源极和漏极选择线SSL和DSL之间。
参考图3B，在形成有源极和漏极选择线SSL和DSL以及字线(单元)的半导体衬底300的整个表面上淀积缓冲氮化物膜302。提供缓冲氮化物膜302以防止选择线SSL和DSL以及字线(单元)不正常氧化，还用于防止在除去于后续工艺步骤中形成的氧化物膜时对选择线SSL和DSL以及字线(单元)造成蚀刻损伤。这样一来，缓冲氮化物膜302就不需要很厚。优选通过化学气相淀积工艺(以后称为CVD)淀积缓冲氮化物膜302。在此期间，优选在0.3mTorr到0.4mTorr的压力下，在700℃到800℃的温度下执行CVD工艺。随后，在缓冲氮化物膜302上形成氧化物膜303。优选在800℃到900℃的温度下通过CVD工艺淀积氧化物膜303。
接着，参考图3C，部分地蚀刻掉氧化物膜303，在源极和漏极选择线SSL和DSL的侧壁上保留，从而在源极和漏极选择线SSL和DSL的侧壁上获得隔离体304。
随后，参考图3D，将高浓度离子杂质注入衬底，形成源极/漏极区305。在该步骤中，对NMOS晶体管而言，以4.0到6.0E15atoms/cm2的剂量在20KeV到40KeV的能量下将砷(As)注入其中。对PMOS晶体管而言，以2.0到4.0E15atoms/cm2的剂量在30KeV到50KeV的能量下将BF2注入其中。
接着，参考图3E，通过蚀刻工艺除去隔离体304。在该步骤中，优选地，使用去离子水(DI)和HF比为50∶1到100∶1的溶液，通过湿法蚀刻工艺除去隔离体304。在制备用于湿法蚀刻剂的溶液期间，也能够用BOE稀释DI水。这里，优选将DI水和BOE之比设定为20∶1到300∶1。之后，除去缓冲氮化物膜302。使用磷酸(H3PO4)通过湿法蚀刻工艺除去缓冲氮化物膜302。
参考图3F，在包括漏极和源极选择线DSL和SSL以及字线(单元)的整个半导体衬底上方淀积氧化物膜之后，通过蚀刻工艺在漏极和源极选择线DSL和SSL的侧壁上形成接触缓冲氧化物隔离体306。在该步骤中，字线(单元)之间的隔离体用氧化物膜填满。
如上所述，在栅极线的侧壁上用氧化物膜和氮化物膜的堆叠结构形成隔离体，并且在形成隔离体和源极/漏极区之后，在除去氮化物膜之后保留的氧化物膜被用作栅极线侧壁上的接触缓冲隔离体。这样一来，本发明使因栅极线之间的残留氮化物膜造成的干扰得以最小化。而且，由于用于源极/漏极区的隔离体是通过除去氮化物膜而获得的，本发明改善了器件的电特性和集成密度。此外，由于隔离体是用源极/漏极区所用的缓冲氮化物膜和氧化物膜的堆叠结构形成的，且在形成隔离体和源极/漏极区之后，在除去氮化物膜后在栅极线的侧壁上形成接触缓冲氧化物膜的隔离体。因此，本发明使因栅极线之间残留的氮化物膜引起的干扰得以最小化且降低了阈值电压的扰动。
虽然结合附图所示的本发明的实施例对本发明进行了描述，然其并非局限于此。本领域的技术人员会很明白，在不背离本发明的范围和精神的情况下可以对其做出多种替换、改进和变化。
Claims (10)
1.一种制造闪速存储器件的方法，包括以下步骤：
在包括源极选择线、字线和漏极选择线的半导体衬底的有源区中形成第一结区，所述源极选择线和漏极选择线具有侧壁，且所述源极选择线、字线和漏极选择线彼此隔开；
在所述源极选择线和漏极选择线的侧壁上用绝缘膜形成第一隔离体，所述绝缘膜填充所述字线之间、所述字线和所述源极选择线之间以及所述字线和所述漏极选择线之间的空间；
在所述源极选择线和漏极选择线的侧壁上的所述第一隔离体上形成第二隔离体；
在所述第二隔离体之间的所述第一结区中形成第二结区；以及
除去所述第二隔离体。
2.如权利要求1所述的方法，其中所述绝缘膜包括氧化物膜。
3.如权利要求2所述的方法，包括以填充所述字线之间、所述字线和所述源极选择线之间以及所述字线和所述漏极选择线之间的空间的最小厚度形成所述绝缘膜。
4.如权利要求1所述的方法，其中所述第二隔离体包括氮化物膜。
5.如权利要求1所述的方法，包括：基于所述第二结区与所述源极选择线和所述漏极选择线之一之间的目标距离确定所述第一隔离体和第二隔离体的厚度。
6.如权利要求1所述的方法，包括使用磷酸通过湿法蚀刻工艺除去所述第二隔离体。
7.一种制造闪速存储器件的方法，包括：
在包括多个隔开的字线和选择线的半导体衬底中形成低浓度杂质区，所述选择线界定侧壁；
在包括所述字线和所述选择线的整个所述半导体衬底上方形成缓冲氮化物膜；
在所述缓冲氮化物膜上形成氧化物膜之后，通过蚀刻工艺在所述选择线的侧壁上形成氧化物膜隔离体；
利用所述氧化物膜隔离体通过离子注入工艺在所述半导体衬底的预定区域中形成源极/漏极区；
除去所述氧化物膜隔离体和所述缓冲氮化物膜；以及
在所述选择线的侧壁上形成接触缓冲氧化物膜隔离体，填充所述字线之间的空间。
8.如权利要求7所述的方法，包括：使用以50∶1到100∶1的比例混合的H2O和HF的溶液通过湿法蚀刻工艺除去所述氧化物膜隔离体。
9.如权利要求7所述的方法，包括：使用以20∶1到300∶1的比例混合的H2O和BOE的HF溶液通过湿法蚀刻工艺除去所述氧化物膜隔离体。
10.如权利要求7所述的方法，包括使用磷酸通过湿法蚀刻工艺除去所述缓冲氮化物膜。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR37105/05 | 2005-05-03 | ||
| KR1020050037105A KR100672140B1 (ko) | 2005-05-03 | 2005-05-03 | 반도체 소자의 제조 방법 |
| KR57270/05 | 2005-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1858901A true CN1858901A (zh) | 2006-11-08 |
| CN100390962C CN100390962C (zh) | 2008-05-28 |
Family
ID=37297787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101362674A Expired - Fee Related CN100390962C (zh) | 2005-05-03 | 2005-12-26 | 制造闪速存储器件的方法 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100672140B1 (zh) |
| CN (1) | CN100390962C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781275B2 (en) | 2006-12-04 | 2010-08-24 | Hynix Semiconductor Inc. | Method of manufacturing a flash memory device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882973A (en) * | 1997-01-27 | 1999-03-16 | Advanced Micro Devices, Inc. | Method for forming an integrated circuit having transistors of dissimilarly graded junction profiles |
| TW363230B (en) * | 1997-12-26 | 1999-07-01 | Taiwan Semiconductor Mfg Co Ltd | Manufacturing method for the flash memory cell with split-gate |
| KR20020032697A (ko) * | 2000-10-26 | 2002-05-04 | 박종섭 | 반도체 소자의 측벽 스페이서 형성 방법 |
| JP2002198523A (ja) * | 2000-12-26 | 2002-07-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR20030001954A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2003068889A (ja) | 2001-08-23 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP3622741B2 (ja) * | 2002-07-12 | 2005-02-23 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN1259721C (zh) * | 2002-08-22 | 2006-06-14 | 旺宏电子股份有限公司 | 存储器件的结构及其制造方法 |
| KR100469129B1 (ko) * | 2002-09-30 | 2005-01-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조방법 |
| KR100538075B1 (ko) * | 2003-09-01 | 2005-12-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
-
2005
- 2005-05-03 KR KR1020050037105A patent/KR100672140B1/ko not_active IP Right Cessation
- 2005-12-26 CN CNB2005101362674A patent/CN100390962C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781275B2 (en) | 2006-12-04 | 2010-08-24 | Hynix Semiconductor Inc. | Method of manufacturing a flash memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100672140B1 (ko) | 2007-01-19 |
| KR20060114901A (ko) | 2006-11-08 |
| CN100390962C (zh) | 2008-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1300841C (zh) | 制造半导体集成电路的方法及由此制造的半导体集成电路 | |
| KR100642898B1 (ko) | 반도체 장치의 트랜지스터 및 그 제조방법 | |
| CN112074958B (zh) | 具有不同绝缘栅极氧化物的分裂栅闪存存储器单元及其形成方法 | |
| CN1520610A (zh) | 新型动态随机存取存储器存取晶体管 | |
| US11251273B2 (en) | Non-volatile memory device and method for manufacturing the same | |
| US5960284A (en) | Method for forming vertical channel flash memory cell and device manufactured thereby | |
| KR20040103342A (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| KR100458767B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100426482B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR101159943B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US20080048253A1 (en) | Semiconductor device having a recess channel structure and method for manufacturing the same | |
| KR20050048114A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US7282420B2 (en) | Method of manufacturing a flash memory device | |
| CN1663041A (zh) | 氮化物只读存储器记忆胞元配置制造方法 | |
| CN1858901A (zh) | 制造闪速存储器件的方法 | |
| US6277693B1 (en) | Self-aligned process for forming source line of ETOX flash memory | |
| KR20040003895A (ko) | 플래시 메모리 셀의 제조 방법 | |
| US7074679B2 (en) | Methods of fabricating self-aligned source of flash memory device | |
| CN1933181A (zh) | 半导体器件及其制造方法 | |
| US20230301079A1 (en) | Semiconductor device and method for manufacturing the same | |
| KR970053925A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100739928B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100590391B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US7867872B2 (en) | Method for manufacturing semiconductor device with uniform concentration ion doping in recess gate channel region | |
| KR100902578B1 (ko) | 반도체 장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080528 Termination date: 20131226 |